天津大学《数字电子技术》课件第6章--时序逻辑电路-1-new.pptVIP

输入没有直接接到组合电路**典型例子：组合+触发器=时序电路。输出与Q有关，也与输入有关*先分析米利型。黑板写X*注意Y的值是由Qn决定的**两种状态表均可。后者便于编程，便于分析。*若与显示相连，需要4个一组，接七段显示。十位和各位分别计数。*若与显示相连，需要4个一组，接七段显示。十位和各位分别计数。*用十进制的？还是24进制的？*(6)逻辑功能分析观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可用于触发进位操作。存储电路存储电路存储电路6.2.16.7VerilogHDL描述时序逻辑电路状态图的建模练习一：已知状态表画出状态图6.1.1p318现态Sn次态/输出（Sn+1/Z）A=0A=1ad/1b/0bd/1c/0cd/1a/0dd/1c/0abcd1/01/01/01/00/10/10/1练习二：已知状态图，做出状态表6.1.3Sn次态/输出（Sn+1/Z）A1A0=00A1A0=01A1A0=10A1A0=1101Sn次态/输出（Sn+1/Y）A1A0=00A1A0=01A1A0=10A1A0=1100/01/10/01/010/01/11/11/1SA1A0/Y练习三：已知状态画，画出输出波形图或输出序列6.1.5设初始状态是01输入A：100110自左至右输入124536A/Z输出Z：011010SA/Z状态图的建模-p343例1：穆尔型输入：Data，时钟CP，CR输出Q1Q0001101101111000Q1Q0DataQ1Q0有四个状态取值0状态图的建模例1：穆尔型001101101111000Q1Q0DataQ1Q0有四个状态取值Q1Q0S0S0S3S1S21111000SData状态图的建模例1：穆尔型modulemm(inputCP,CR,Data,output[1:0]regQ); parameterS0=2’b00,S1=2’b01,S2=2’b10,S3=2’b11;always@(posedgeCP,negedgeCR) if(~CR)Q=S0;//CR作用，进入初态 else case(Q) S0:if(~Data)Q=S1; S1:if(Data)Q=S2; elseQ=S3; S2:if(~Data)Q=S3; S3:if(~Data)Q=S0; endcaseendmoduleS0S3S1S211110000状态图的建模例1：穆尔型modulemm(inputCP,CR,Data,output[1:0]regstate); parameterS0=2’b00,S1=2’b01,S2=2’b10,S3=2’b11;always@(posedgeCP,negedgeCR) if(~CR)state=S0; else case(state) S0:if(~Data)state=S1; S1:if(Data)state=S2; elsestate=S3; S2:if(~Data)state=S3; S3:if(~Data)state=S0; endcaseendmoduleS0S3S1S211110000状态图的建模---例2：米利型输入：A，时钟CP，CR输出YS需要2位触发器Q1Q0可取3个状态现态Qn[1:0]次态Qn1[1:0]SA/Y米利型时序电路米利型时序电路：需要定义现态和次态，因为输出Y只与初态有关S0S1S2状态图的建模---检测110序列的出现p345输入：A，时钟CP，CR输出YQ1Q0有3个状态取值现态Qn[1:0