天津大学《数字电子技术》课件09_时序电路.pptVIP

第九节时序电路主要内容1、组合逻辑电路概念2、时序逻辑电路概念3、时序电路和组合电路的方法4、全局时钟的概念和使用组合逻辑数字逻辑:组合逻辑和时序逻辑组合逻辑在数字电路中，任何时刻输出信号的稳态值仅决定于该时刻各个输入信号取值的组合，而与先前状态无关的逻辑电路叫组合逻辑电路。与非门，编码器，译码器，比较器等组合逻辑设计方法(1)根据实际的逻辑关系列出逻辑状态表。(2)由逻辑状态表列出逻辑表达式或卡诺图。(3)化简逻辑表达式或卡诺图。时序逻辑若在一个数字电路中，现在的输出不仅仅取决于现在的输入，而且也取决于过去的输入，这样的数字电路就称为时序数字电路。时序数字电路必须有记住电路过去状态的本领，所以必须有存储电路。因此，时序数字电路是由组合数字电路和存储电路两部分组成的，存储电路一般是由各类触发器组成的。同步与异步时序时序数字电路又分为同步时序数字电路和异步时序数字电路两大类。同步时序数字电路的状态的变化是统一的、同步的，在所谓时钟脉冲CLK的统一指挥下从原状态变化到新状态，按节拍工作。异步时序数字电路则不同，它的时钟脉冲CLK并不起统一的同步作用，电路状态的变化并不与时钟一一对应，有时也可能根本就没有时钟。时序触发器在使用时要满足两个重要参数建立时间setuptime保持时间holdtime建立时间：触发器在时钟沿到来之前，数据至少需要保持稳定不变的时间。保持时间：触发器在时间沿到来之后，数据至少需要保持不变的时间在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。Tco：是D1触发器的数据输出的延时；?

Tdelay：是组合逻辑的延时；?

Tsetup：是D1触发器的建立时间；?

Tpd：为时钟的延时（可以忽略不计）。?

T：为时钟周期?

T3：D2建立时间?

T4：D2保持时间D1D2系统时钟的最大频率是多少？时序分析如何提高同步系统中的工作时钟延时没有叠加效应本质就是要减少寄存器到寄存器的时延竞争与冒险延时：走线延时电平转换时间竞争信号在电路上传输需要花费时间。因此传输到同一个门输入端的一组信号，由于来自不同的途径，通过不同数目的门和经过不同长度的导线，它们各自到达的时间会有先有后，这种现象叫做竞争。(150ps-25.4mm)冒险如果由于在某个逻辑门的输入有竞争现象出现，而导致在门的输出产生了干扰脉冲，叫做组合逻辑电路中的冒险，或称险象。如何处理毛刺1、我们可以通过改变设计破坏毛刺产生的条件来减少毛刺的发生。格雷码one-hot.2、同步电路D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害。如何处理毛刺CPLD/FPGA内部全局时钟在FPGA的内部资源里最重要的一部分就是其时钟资源（全局时钟网络），它一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络。这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异可以忽略不计。全局时钟网络全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和抖动最小频率计假设FPGA全局时钟引脚输出的时钟信号是100kHz,但是我们只需要0.01s为一个周期对一个高电平进行计数，这样的程序如何写？结构图程序1modulemyCounter(clk,clr,dataIn,y);inputclk;//100kHzinputclr;//清零信号，异步inputdataIn;?output[7:0]y;reg[7:0]y;程序2//产生100Hz的时钟脉冲always@(posedgeclkorposedgeclr)beginif(clr)begincnt=10h000;clk_100Hz=1b0;endelseif(cnt==10h3E7)//1000-1=999beginclk_100Hz=1b1;cnt=10h000;end