天津大学《数字电子技术》课件7段数码管显示.pptxVIP

7段数码管显示

FPGA程序设计天津大学精密仪器与光电子工程学院陈世利

点亮数码管SW0LED0电源开关显示1234中间按键rst

对应管脚与显示原理数码管显示部分的电路如图所示。我们使用的是一个四位带小数点的七段共阳数码管，当我们相应的输出脚为低电平时，该段位的LED点亮。位选位也是低电平选通。位码an[3:0]段码seg[7:0]

Step1创建工程1、记住自己的工程名称和保存目录！2、选择RTL工程并沟选下面的方框；3、有哪些信誉好的足球投注网站里输入XC7a35tcpg，然后选最下一项。display_7seg

Step2创建源程序1、左边选择“AddSources”或右边右键然后选择“AddSources”2、选择第二项；3、选择“CreateFile”4、输入文件名display_7seg后ok，finish；5、模块名字可以不改，不用输入端口，直接ok，然后yes。

Step3修改源程序1、双击display_7seg.v，打开源程序编辑界面，调整使其尽量大；

Step3修改源程序（续）1、添加输入端口clk，时钟是一定要的，因为采用动态刷新的方式。输入时钟是板子上的100MHz信号，需要将该信号分频得到一个合适的能产生视觉暂留现象的500Hz信号clk_500hz；2、添加输出端口seg，输出段码（a,b,c,d,e,f,g,dp）采用[7:0]seg的形式便于维护；2、添加输出端口an，这个4位的位码每个时刻只有一个“0”，并以500hz循环移位。1110-1101-1011-0111-1110……moduledisplay_7seg(input clk, //采用动态刷新的方式，需要时钟output [7:0]seg,//数码管的段码output [3:0]an//数码管的位码);

Step3修改源程序（续）1、产生500Hz信号clk_500hz的程序段；reg clk_500hz=0;//打算产生500hz的信号，初始给0；integerclk_cnt=0;//32位整形变量，用于计数always@(posedgeclk)beginif(clk_cnt=100_000) beginclk_cnt=0;clk_500hz=~clk_500hz; endelsebeginclk_cnt=clk_cnt+1;endend

Step3修改源程序（续）2、产生位码与4位段码reg[3:0]an=4‘b1110;//初始化位码always@(posedgeclk_500hz)//每当500hz信号上升沿，位码移位an={an[2:0],an[3]};reg[3:0]duanma_4;//需要显示的4位16进制段码always@(an)//每当位码有改变，case(an)4‘b1110:duanma_4=4; //配合位码，修改段码值4‘b1101:duanma_4=3; 4b1011:duanma_4=2;4b0111:duanma_4=1;default:duanma_4=4hf;endcase要显示的内容就在这里

Step3修改源程序（续）3、4位段码翻译成8位段码，此时需要考虑共阴极还是共阳极。8位段码顺序是(dp,g,f,e,d,c,b,a)reg[7:0]seg;always@(duanma_4)//译码，将4位16进制变成8位二进制segcase(duanma_4)04h0:seg=8b1100_0000;04h1:seg=8b1111_1001;04h2:seg=8b1010_0100;04h3:seg=8b1011_0000;04h4:seg=8b1001_1001;04h5:seg=8b1001_0010;04h6:seg=8b1000_0010;