天津大学《数字电子技术》课件第0章--VerilogHDL语言-1.pptVIP

modulemux2to1_bh(D0,D1,S,Y);inputD0,D1,S;outputY;regY;always@(SorD0orD1)if(S==1)Y=D1;//也可以if(S)Y=D1;elseY=D0;endmodule例2选1的数据选择器always@(SorD0orD1)always@(S,D0,D1)always@(*)always@*modulemux2to1_bh(D0,D1,S,Y);inputD0,D1,S;outputY;regY;always@(SorD0orD1)beginif(S==1)Y=D1;//也可以if(S)Y=D1;elseY=D0;endendmodule例2选1的数据选择器modulemux2to1_bh(D0,D1,S,Y);inputD0,D1,S;outputY;regY;always@(SorD0orD1)begincase(S)1:Y=D1;0:Y=D0;endcaseendendmodule例2选1的数据选择器：用casemodulemux4to1_bh(D,SEL,E,L);input[3:0]D;inputE;input[1:0]SEL;outputregL;always@(*)beginif(E==1)L=0;elsecase(SEL)2’b00:L=D[0];2’b01:L=D[1];2’b10:L=D[2];2’b11:L=D[3];endcaseendendmodule4选1的数据选择器（带使能端）E=1器件工作E=0器件输出为02.5.5逻辑功能的仿真与测试逻辑电路的设计块完成后，就要测试这个设计块描述的逻辑功能是否正确。为此必须在输入端口加入测试信号，而从其输出端口检测其结果是否正确，这一过程常称为搭建测试平台。根据仿真软件的不同，搭建测试平台的方法也不同。图2.3.3例2.3.1的仿真输出波形全加器（带进位端的加法器）ABC0SC0000001010100101100100110011011010111111真值表实验：全加器编程1）用门级描述方式实现2）用数据流描述方式实现；assign语句①用表达式；②用+运算符（p214例4.6.10）3）用行为级方式实现；always语句用+运算符如果采用if，注意多条语句用begin和endif(C0==0)begin…..endelsebegin……end;例：串行进位加法器如何用1位全加器实现两个四位二进制数相加？A3A2A1A0+B3B2B1B0=?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。05、分层次的电路设计方法简介4位全加器的层次结构框图分层次的电路设计:在电路设计中，将两个或多个模块组合起来描述电路逻辑功能的设计方法。设计方法：自顶向下和自底向上两种常用的设计方法modulehalfadder(S,C,A,B);inputA,B;outputS,C;xor(S,A,B);and(C,A,B);endmodule