天津大学《数字电子技术》课件07_激励与仿真(一).pptVIP

第七节激励与仿真目标如何编写测试文件，对所做的设计进行完整的测试和验证。掌握模块测试的常用方法；学会编写常用的测试代码。用Verilog设计的步骤include文件设计文件厂家元件库文件输入文件：激励和期望的输出信号输出文件：激励和实际输出的信号编译器仿真器仿真器语法详细讲解

测试平台的组成激励信号需要验证的设计激励信号和用于验证的结果数据需要验证的设计简单的测试平台复杂的测试平台测试文件用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行。不可综合成具体门级电路。测试模块没有输入输出端口，使用initial块对变量赋值。Initial模块不能使用在实际电路中。无论编写的电路文件有多简单，都要进行测试。模块的测试测试模块常见的形式：modulet;reg…;//被测模块输入变量类型定义wire…;//被测模块输入/输出变量类型定义initialbegin…;…;…;end……//产生测试信号always#delaybegin…;end……//产生测试信号Testedmdm(.in1(ina),.in2(inb),.out1(outa),.out2(outb));//被测模块的实例引用initialbegin….;….;….end//记录输出和响应endmodule实例`timescale1ns/100psmoduletest_counter4();regclk;regrst_n;wire[3:0]y;initialbegin#0rst_n=1b1;#0clk=1b0;#100rst_n=1b1;#100rst_n=1b0;endalways#10clk=~clk;counter4counter4_isr0(.clk(clk),.rst_n(rst_n),.y(y));endmodule仿真时间设置`timescale用于说明程序中的时间单位和仿真精度举例说明：`timescale1ns/100ps数字只能是1、10或100主键盘左上角小写键”`”，不是单引号`timescale语句必须放在模块边界前面举例说明：`timescale1ns/100psmoduleMUX2_1();…………endmodule尽可能地使精度与时间单位接近，只要满足设计的实际需要就行。`timescale1ns/1ns举例说明：在上例中所有的时间单位都是1ns的整数倍时间单位fs（呼秒）femptoseconds:1.0E-15秒ps（皮秒）picoseconds:1.0E-12秒ns（纳秒）nonoseconds:1.0E-9秒us（微秒）microseconds:1.0E-6秒ms（毫秒）milliseconds:1.0E-3秒s（秒）seconds:1.0秒常用的过程块测试模块中常用的过程块：initialalways所有的过程块都在0时刻同时启动；它们是并行的，在模块中不分前后。initial块只执行一次。always块只要符合触发条件可以循环执行。Initial块在激励文件中，对变量进行初始化产生简单的激励信号波形不能使用在实际电路中。实际电路中，通常用一个复位信号对变量进行初始化。顺序执行特殊符号“#”特殊符号“#”常用来表示