第四章 MOS逻辑集成电路-6.ppt

本章主题 MOSFET结构及工作原理（补充） CMOS基本逻辑单元 静态逻辑和动态CMOS电路 BiCMOS逻辑集成电路 MOS存储器 MOS存储器 存储器的分类和总体结构 DRAM SRAM 只读存储器ROM 非易失性存储器 存储器分类 存放数据和程序的部件 MOS工艺主流 主要指标：存储量和工作速度 挥发性（Volatile）RAM DRAM（内存）用电容存储信息 SRAM：静态存储方式，双稳态电路 不挥发性（Nonvolatile）ROM Mask ROM PROM EPROM EEPROM Flash（闪存）集成度高 总体结构 单元陈列—存储信息 译码器—选择单元 地址缓冲器—输入缓冲，产生正、反码；提高足够大的驱动电流（扇出很大） 灵敏放大器—放大位线传出的信号 数据I/O缓冲器 控制电路—用少量几个外部控制信号产生一系列内部控制信号 容量=行数×列数 MOS存储器 存储器的分类和总体结构 DRAM SRAM 只读存储器ROM 非易失性存储器 刷新操作 漏电流：1纳安； 存储电容：500fF 求高电平变化1伏时的时间？ 工作原理续（图4-47） MOS管栅电容上的电荷来存储信息 单管单元结构成为标准的DRAM单元电路形式 动态单管存储器：1T1C单元 MOS管T做为门控制管，控制数据进出 电容Cs作为存储信息 栅接读/写选择线（字线） 源和漏分别接数据线（位线）和存储电容 写入过程 字线输入高电平 写“1”：既是位线接高电平，所以T工作在饱和区=上升沿时间 写“0”：既是位线接低电平，放电过程，T工作在线性区=下降沿时间 保持过程 字线输入低电平 漏电流造成高电平下降；“0”：稳态存储、“1”：不稳定状态 读出过程 位线寄生电容的影响：导致存储电容上电荷的再分配 读出信号微弱：根据电荷量相等，得输出电压VR的值为公式（4-25） 缺点 读出数据将破坏原来的存储信息 读出信号微弱 考题 如下图所示电路：1T1CDRAM单元电路。设VDD=5V，VTH=1V。求 在写入时VWL=？若写入“1”电平，则VBL=？ 在完成“1”写入后，CS上的电压VS=？为什么？ 若CS=30fF，位线寄生电容CB=0.6PF，由于电荷分享，位线放大器得到的输入信号Vsense为何值？ DRAM单元设计 密度优值 面积小、工艺简单 性能优值 CS/CB大 设计改进 把平板电容改为立体电容 新材料：采用高介电常数介质 立体电容和立体晶体管 MOS存储器 存储器的分类和总体结构 DRAM SRAM 只读存储器ROM 非易失性存储器 电路图 工作原理 静态存储方式（以双稳态电路作为存储单元） 如图，共有六个管子组成 保持状态时，字线WL为低电平，M5和M6都截止 若单元原来存“0”，则V1=0、V2=VOH=VDD。M1导通、M2截止，维持V1=0 若单元原来存“1”，则V1=1、V2=VOL=0。M3导通、M4截止，维持V1=1 读操作时，选中单位的字线WL为高电平，M5和M6都导通，把单元的存储节点输出 若单元原来存“0”，则M1和M5管导通，形成反向电位差 若单元原来存“1”，则M2和M6管导通，形成正向电位差 写操作时，选中单位的字线WL为高电平 若写“1”，VBL=VOH、VBL=VOL，形成V1=1、V2=0 若写“0”，VBL=VOL、VBL=VOH，形成V1=0、V2=1 电路设计问题 保持状态的稳定性 反相器单元的转折电压 工作速度 重要的设计参数 MOS存储器 存储器的分类和总体结构 DRAM SRAM 只读存储器ROM 非易失性存储器 ROM阵列 例1 高电平有效的行译码器 多输入的或非门 例2 采用类NMOS结构 MOS存储器 存储器的分类和总体结构 DRAM SRAM 只读存储器ROM 非易失性存储器 非易失性存储器 掩膜ROM 只由一个MOS管构成，管子的栅极接字线、漏极接位线、源极共同接地。通过不同的光刻掩模版实现ROM中单元结构不同 离子注入掩模版编程（截止：0，导通：1） 有源区掩模版编程 引线孔掩模版编程 FPROM（Fuse PROM） 多晶硅电阻编程的PROM EPROM（Erasable PROM） 浮栅雪崩注入MOS 编程：在栅和漏上加高电压（20伏）、源和衬底接地，使形成沟道、漏和衬底结雪崩击穿，产生热电子效应。有电子穿过薄氧化层存储在浮栅上，提高了器件的阈值电压 擦除：紫外线照射，可在SiO2上产生电子-孔穴对，使浮栅电子消除而恢复正常 EEPROM（在浮栅和衬底之间接近漏极的部分设计很薄的二氧化硅层） 编程：高压使电子越过薄氧化层注入浮栅，提高器件的阈值电压 擦除：加反向电压是电子流出，使器件恢复常态 Flash（闪存）Electron Tunneling Oxide 总结 MOS结构和工作原理