直接数字频率合成波形发生器.pdfVIP

1.概述

设计FPGA逻辑，实现一个DDS波形发生器，产生一个10kHz的三角函数信

号(sin/cos)。

所用软件工具为Altera公司的QuartusII13.1开发工具和Mentor公司

的-Altera13.1仿真工具，所用的硬件平台为友晶公司DE0实验板。

2.实现原理

实现原理见下图1。

3.实现方法

3.1本设计实现方案分析

为了完成实验要求，整个系统应该由DDS相位累加器、DDS波形器ROM组成。

3.2本设计实现框图

图1直接数字频率合成(DDS)波形发生器设计示意图

4.实现过程

4.1各模块具体实现

1.DDS相位累加器

DDS相位累加器由加法器和累加寄存器构成，每来1个时钟脉冲，加法器将

频率控制字与累加寄存器当前的累加相位数据相加，并将结果存入累加寄存器。

这里选取的加法器和累加寄存器位数为26位。频率控制字的计算方法为

期望输出频率

相位累加位数

DDS频率控制字=2×

系统时钟频率

DE0开发板上的系统时钟频率为50MHz，当期望输出频率为10kHz时，根据

上式可以计算得到应该设置的DDS频率控制字约为13422(十六进制数为346E)。

2.DDS波形器

DDS波形器ROM可以使用MegaWizardPlug-InManager直接生成，这

里选择波形数据输出量化位数为10位；ROM深度为1024，即ROM中的

一个周期波形数据的点数为1024个，DDS相位累加器输出的高10位作为ROM的

输入地址。

4.2关键模块仿真波形

5.实现结果

经实验验收可知，实验结果与预期一致，完成实验基本要求。

6.结论

通过此次实验设计，加深了对EDA实验的认识与了解，熟悉了QuartusII13.1

和-Altera13.1的使用，增加了FPGA逻辑开发与仿真的相关经验，受

益匪浅。

7.参考文献

[1]、，数字电路与EDA实验，西安大学社，2017年8月

[2]，基于VHDL与QuartusII软件的可编程逻辑器件应用与开发(第2版)，

工业社，2011年4月

[3]、，电子系统分析及仿真(第2版)，电子工业社，2014年2月

8.附录

moduleDDS_TOP(

inputi_sys_clk,

inputi_sys_rst,