SAPCpu电路设计培训资料课件.pptVIP

地址 汇编语言 机械码 0H LDA 9H 0000 1001 1H ADD AH 0001 1010 2H ADD BH 0001 1011 3H SUB CH 0010 1100 4H OUT 1110 0000 5H HLT 1111 0000 6H XXX 0000 0000 7H XXX 0000 0000 地址 汇编语言 机械码 8H XXX 0000 0000 9H 10H 0001 0000 AH 14H 0010 0100 BH 18H 0001 1000 CH 20H 0010 0000 第二十二页，共四十八页。 对于原本Don’t care 部分,直接写入0,这是因为Altera软件会将Don’t care 视为0处理. 程序:ROM16_8.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 第二十三页，共四十八页。 ENTITY ROM16_8 is PORT( DATAOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--Data Output ADDR :IN STD_LOGIC_VECTOR(3 DOWNTO 0);--ADDRESS CE :IN STD_LOGIC --Chip Enable ); END ROM16_8; 第二十四页，共四十八页。 ARCHITECTURE a OF ROM 16_8 IS BEGIN DATA=WHEN ADDR=“0000”AND CE=‘0’ --LDA 9H WHEN ADDR=“0001”AND CE=‘0’ELSE --ADD AH WHEN ADDR=“0010”AND CE=‘0’ELSE --ADD BH WHEN ADDR=“0011”AND CE=‘0’ELSE --SUB CH WHEN ADDR=“0100”AND CE=‘0’ELSE --OUT WHEN ADDR=“0101”AND CE=‘0’ELSE --HLT WHEN ADDR=“1001”AND CE=‘0’ELSE WHEN ADDR=“1010”AND CE=‘0’ELSE WHEN ADDR=“1011”AND CE=‘0’ELSE WHEN ADDR=“1100”AND CE=‘0’ELSE ; END a; 第二十五页，共四十八页。 程序说明: 实际上仍是使用when-else方式,以类似查表方式作ROM的设计. 这个ROM有个CE使能接脚,它必须为“0”时,才接受读取数据的命令. 仿真结果:略 第二十六页，共四十八页。 四 .SAP-1 CPU设计与仿真 第二十七页，共四十八页。 SAP-CPU在前面所提的指令,它们执行的指令周期总长度基本上都是6个脉冲长度,这可以用下图说明 S0 S1 S2 S3 S4 S5 (Fetch) 磅 (Execute) Machine Cycle Instruction Cycle 图2: SAP-1指令周期(Instruction Cycle) 第二十八页，共四十八页。 时序状态S0-S2范围为指令周期,而时序状态S3-S5为指令执行周期.下面是每个时序状态下,SAP-1 CPU的工作任务: 1.指令捉取周期(Fetch Cycle) (1)状态S0: (寻址状态, Address State) 这个状态下,“程序计数器”负责将所要执行的指令地址 值传递至MAR存放. (2)状态S2: