微机原理与接口课件第四次课.ppt

需要掌握的内容 1.掌握部分引脚功能（8086/8088） 了解分时复用的概念 2.内存与CPU的连接及内存扩展 3.PC/XT的基本结构 4.汇编语言初步 串行工作方式： 串行工作方式： 1） CPU访问存储器(存取数据或指令)时要等待总线操作的完成 2） CPU执行指令时总线处于空闲状态 缺点：CPU无法全速运行 解决：总线空闲时预取指令，使CPU需要指令时能立刻得到 并行工作方式： 并行工作方式 执行部件 EU （1）从指令队列中取出指令。 （2）对指令进行译码，发出相应的控制信号。 （3）向BIU发出请求。 （4）执行指令包括进行算术、逻辑运算，并计算操作数的偏移量。 EU不直接与CPU外的部件联系。 执行部件的组成： （1）16位的算术逻辑单元ALU。 （2）四个通用寄存器AX、BX、CX、DX及专用寄存器。 总线接口部件 （1）合成20位的地址，完成与外界之间的数据传送。 （2）预取指令送到指令队列。 （3） 发出外部总线控制信号。 总线接口部件的组成： （1）20位的地址加法器。 （2）四个段地址寄存器CS、 DS、ES 、SS。 （3）6个字节（RAM）的指令队列。 IA-32 处理器的工作方式 IA-32微处理器有两种主要的工作方式：实地址方式和保护虚地址方式。 还有虚拟8086模式、系统管理模式以及IA-32e模式 实地址方式是为了与8086兼容而设置的方式。 从8086到80386，处理器的功能有了质的飞跃。 体现在以下几个方面。 （1）从16位寄存器发展为32位寄存器。 （2）地址寄存器也发展为32位。可寻址的地址范围达到4GB，有了巨大的扩展。 （6）引入了存储管理单元（MMU），使采用80386的操作系统能方便地实现请页机制（每页为4KB），从而实现了虚拟存储器管理。 （7）增加了新指令（主要是保护方式的指令）。 Cache结构 （1）旁视 （2）通视 写通策略 在写通策略中，微处理器将数据写至Cache，然后，继续写到主存储器。 特别需要强调的是：在Cache修改其内容时，在数据写到主存储器之前写周期并不停止。 具有这种策略的Cache结构较简单，但写通性能将有所降低。 回写策略 回写策略决定了Cache是如何处理一个写周期的。 在回写策略中，Cache具有缓冲器作用，也就是说，当微处理器启动一次写周期时，Cache接收数据并终止该周期，然后，在系统总线有效时由Cache系统再将这些数据写回主存储器。 高速缓存Cache的一致性协议 现在的微处理器为支持Cache的一致性提供了一些相关的功能，外部环境可以动态地改变微处理器所采用的Cache策略。 数据Cache遵循MESI一致性协议，而指令Cache则是该协议的子集。 基本的Cache模式 旁视高速缓存结构 通视高速缓存结构 由于在Cache被修改后的稍后时间就允许处理器继续执行它的任务，所以，这种方法最大限度地提高了系统的性能。 但这也增加了Cache的复杂性和费用。 * 总线与总线（缓冲器）部件（补充） 因为多个部件均挂在总线上，但各部件工作情况 并非完全一样（有的作为信源发，有的作为接收器 收）。 由于数据或信息代码是用电位高低来表示，若某 一时刻有几个部件同时向BUS发送数据，则BUS上的 情况就成为不确定的了，电路也可能被烧毁。 所以同一时刻只允许一个部件向BUS发送信息。 而接收数据就没有上述限制，同一时刻可允许多 个部件接收数据。 * 总线与总线（缓冲器）部件（补充） 总线缓冲器：在工作过程中，常常要求挂在BUS 上的某些部件在电气连接上与BUS “脱开”，使这些部 件对BUS上其它部件的工作不产生影响，为此，可在 部件内部设置三态缓冲器。 DATA→3态BUF→BUS； 三态缓冲器（3态BUF）处于： 低阻（高低电平）→挂BUS上； 高阻→逻辑上脱开。 * 总线与总线（缓冲器）部件（补充） “脱开”状态： 处于高阻状态，开路状态，浮空状态； 逻辑上“脱开”，物理上仍连在一起。 总线缓冲器分为： 单向三态缓冲器，如地址总线缓冲器只发地址信息， （地址BUS是单向的）； 双向三态缓冲器，如数据总线缓冲器，既可发又可 收数据（数据BUS是双向的）。 一、指令 (Inst