实验二 原输入与仿真及由原理图生成元器件 -.ppt

实验二原理图输入与仿真及由原理图生成元器件模块实验 一、实验内容 1、完成所给原理图的设计输入。 2、对已完成的原理图进行VHDL转换和Test Bench Waveform、ModelSim Simulator 仿真测试。 3、学习观察器件下级原理图及由原理图生成模 块的方法。 二、一位全加法器的原理图设计输入及Test Bench Waveform、ModelSim Simulator 仿真测试及VHDL转换。 1）新建一个项目名为TEST_2项目，完成如图2－1原理图的设计输入。 2）用Test Bench Waveform、ModelSim Simulator 进行仿真测试，将仿真结果填入一位全加法器真值表表2－1中。 三、二位比较器的原理图设计输入及Test Bench Waveform、ModelSim Simulator 仿真测试及VHDL转换。 1） 在已建的项目名TEST_2下，完成如图2－2原理图的设计输入。 2）用Test Bench Waveform、ModelSim Simulator 进行仿真测试，将仿真结果填入一位全加法器真值表表2－2中。 四、复习查看调用器件模块的下级原理图的方法 1）在ECS界面，打开已完成的原理图（比较器或加法器），加入器件模块CB16CE，选中CB16CE器件模块点击鼠标右键选Symbol ?Push Into Symbol，此时图板显示的为CB16CE器件模块的下级原理图，以同样的方法查看CB16CE原理图中FTCE模块的下级原理图。 2）模块的下级原理图级，在空白处点击鼠标右键选Pop to Calling Schematic，就返回到上一级。 3）可以通过选中模块点击图标 来观看下一级原理图，和点击下级原理图的空白处和图标 来返回到上级模块。 4）通过选中模块点击菜单View? Push Into Symbol来观看下一级原理图，和点击菜单View?Pop to Calling Schematic来返回到上级模块。请自己操作一下。 五、由建立的原理图生成模块器件的方法 1）建立模块：当完成原理图输入并保存后，在Source in Project子窗口选中要生成模块的原理图名，在Process for Source “原理图文件名”子窗口中，双击Design Entry Utilities 下级Create Schematic Symbol，成功后在Create Schematic Symbol前会打上一个绿色的勾，表示模块生成成功。 2）调用新建模块：在ECS窗口，新建一张原理图，点击图标 在左栏中选中项目文件名的路径，在Symbols栏中将已建立的模块放入新建原理图中，可以用前面学过的方法观察模块的下级原理图。 3）完成另一个已有原理图的模块生成。 * * 图2－1 1 1 1 0 1 1 1 0 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Cout Sum Cin B A 表2-1 3）利用生成器将原理图转换为VHDL描述的语言。 图2－2 A=B AB AB Q值 A与B的关系 表2－2 3）生成器将原理图转换为VHDL描述的语言。