FPGA的时序约束.pdfVIP

时序约束与时序分析 设计中常用的约束  设计中常用的约束 （Assignments或Constraints ）主要分为 3类：  时序约束：主要用于规范设计的时序行为，表达设计者期 望满足的时序条件，指导综合和布局布线阶段的优化算法 等。  区域与位置约束：主要用于指定芯片I/O 引脚位置以及指导 实现工具在芯片特定的物理区域进行布局布线。  其他约束：泛指目标芯片型号、接口位置，电气特性等约 束属性。 时序约束的主要作用  提高设计的工作频率 通过附加时序约束可以控制逻辑的综合、映射、布局和布线， 以减小逻辑和布线延时，从而提高工作频率。  获得正确的时序分析报告 QuartusII的静态时序分析 （STA ）工具以约束作为判断时序 是否满足设计要求的标准，因此要求设计者正确输入时序约 束，以便STA工具能输出正确的时序分析结果。 静态时序分析与动态时序仿真的区别  动态时序仿真是针对给定的仿真输入信号波形，模拟设计 在器件实际工作时的功能和延时情况，给出相应的仿真输 出信号波形。它主要用于验证设计在器件实际延时情况下 的逻辑功能。由动态时序仿真报告无法得到设计的各项时 序性能指标，如最高时钟频率等。  静态时序分析则是通过分析每个时序路径的延时，计算出 设计的各项时序性能指标，如最高时钟频率、建立保持时 间等，发现时序违规。它仅仅聚焦于时序性能的分析，并 不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其 他手段 （如形式验证等）进行。静态时序分析是最常用的 分析、调试时序性能的方法和工具。 QuartusII 中的时序分析报告  Timing analyzer：  Timing analyzer settings：时序分析设置，包括目标器件、 时序分析报告中报告的内容、时序约束。  Timing analyzer summary：时序分析概要  Clock setup：时间建立关系  tsu ：输入建立时间  th ：输入保持时间  tco ：时钟到输出延时  tpd ：管脚到管脚延时  Minimum tpd tco ：最小tpd tco 设计中常用的时序概念  时钟偏斜  周期与最高频率  建立时间  保持时间  时钟到输出延时  管脚到管脚延时  Slack 时钟偏斜  时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端 的时间差别。  clock skew：The difference in the arrival time of a clock signal at two different registers, which can be caused by path length differences between two clock paths, or by using gated or rippled clocks. Clock skew is the most common cause of internal hold violations. 最小时钟周期与最高时钟频率 同步电路数据传输模型  最小时钟周期： t = Microt + t + t + Microt －t CLK co LOGIC NET SU CLK_SKEW t = t －t CLK_SKEW CD2 CD1  最高时钟频率： f = 1 / t max CLK Tips  同步系统的运行速度即同步时钟的速度。同步时钟愈快， 电路处理数据的时间间隔越短，电路在单位时间处理的数 据量就愈大。  setup slack = (setup relationship) - (maximum clock pin to source register