EDA电子教案项目12电子课件章节幻灯片.pptVIP

四、项目实施——2. DDS子系统设计 LPM_FF模块的调用 （1）新建一个电路原理图文件 （2）在原理图中空白处双击，出现下面对话框，点击图中红色标记按钮。 四、项目实施——2. DDS子系统设计 LPM_FF模块的调用 （3）分别点击红色标记处按钮，进入LPM模块选择界面。 （4）选中红色标记中的LPM_FF模块，并给模块命名，进入下一界面。 四、项目实施——2. DDS子系统设计 LPM_FF模块的调用 （5）本界面是设定模块的输入位数，所以选择32位。触发器模式选择D触发器。到此本模块的设定基本完成，一直点击next，直到最后点击finish，完成模块的设计。 四、项目实施——2. DDS子系统设计 分频模块（ALTPLL模块的调用） （1）新建一个电路原理图文件 （2）在原理图中空白处双击，出现下面对话框，点击图中红色标记按钮。 四、项目实施——2. DDS子系统设计 分频模块（ALTPLL模块的调用） （3）分别点击红色标记处按钮，进入LPM模块选择界面。 （4）选中红色标记中的ALTPLL模块，并给模块命名，进入下一界面。 四、项目实施——2. DDS子系统设计 分频模块（ALTPLL模块的调用） （5）由于实验板上的晶振频率是50MHz，所以在输入clock0框中填入50。 四、项目实施——2. DDS子系统设计 分频模块（ALTPLL模块的调用） （6）按红色中的要求选择复选框。 四、项目实施——2. DDS子系统设计 分频模块（ALTPLL模块的调用） （7）由于设计需要40MHz的时钟信号，所以我们利用ALTPLL模块实现了一个0.8分频。到此本模块的设定基本完成，一直点击next，直到最后点击finish，完成模块的设计。 四、项目实施——2. DDS子系统设计 累加器（ACC）模块（1） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity acctest is port( clk :in std_logic; freqin :in std_logic_vector(31 downto 0); phasein :in std_logic_vector(31 downto 0); accout : out std_logic_vector(9 downto 0) ); end acctest; 四、项目实施——2. DDS子系统设计 累加器（ACC）模块（2） architecture behav of acctest is signal acc :std_logic_vector(31 downto 0); signal freq :std_logic_vector(31 downto 0); signal phase :std_logic_vector(31 downto 0); signal q :std_logic_vector(31 downto 0); begin process(clk) begin if(clkevent and clk=0)then freq=freqin; phase=phasein; acc=acc+freq; end if; q=acc+phase; accout=q(31 downto 22); end process; end behav; 四、项目实施——2. DDS子系统设计 C语言生成正弦函数关系数据 #include stdio.h #include math.h main() { int i; float s; for(i=0;i1024;i++) { s=sin(atan(1)*8*i/1024); printf(%d:%d;\n,i,(int)((s+1)*1023/2)); } } 在TURBO C中编译此段程序，并生成EXE文件，然后在DOS下运行生成的EXE文件，在执行DOS命令：SIN_ROMSIN_ROM.mif，生成mif文件，再加上mif文件的头部说明，就建成了一张正弦函数关系表。 四、项目实施——2. DDS子系统设计 正弦函数关系表 WIDTH = 1