65nm DRAM单元访问晶体管的优化设计.docVIP

65nm DRAM单元访问晶体管的优化设计 组员： 随着集成电路特征尺寸进入纳米量级，TCAD（Technology Computer Aided Design）设计阶段中的参数提取及优化工作显得更为重要。同时，由于集成电路制程越来越复杂，需要的工艺参数也越来越多，容易导致器件的制造值与设计值之间存在偏差，因而，集成电路虚拟制造技术和可制造性设计技术已成为IC研发和工艺级及器件物理特性级仿真的重要技术手段。 本课题根据集成电路产业的发展现状，结合TCAD一体化设计与优化的技术需求，以Athena和Atlas为仿真平台，对65nmDRAM单元访问晶体管进行工艺仿真设计及参数优化设计。 一、设计要求 结合DRAM及存储器工艺自学周的内容，基于65nm工艺特征线宽，采用工艺及器件模拟工具（Sivalco）仿真实现访问晶体管设计，提交设计报告。要求： 结合DRAM的操作要求，合理设计访问晶体管的电学操作规范，如阈值电压、电源电压、字线操作电压、开态电流、关断电流、亚阈区特性和衬底偏置特性等等； 设计访问晶体管的工艺流程、仿真程序，仿真实现晶体管结构图，给出访问晶体管的结构性参数； 结合P阱、晶体管沟道及源漏结形成等关键工艺模块的优化设计，模拟访问晶体管的转移特性、输入输出特性、关断特性及衬底偏置效应，给出访问晶体管的VTH，ID,ON，I OFF，亚阈区斜率SS和衬偏系数(等关键电学参数的优化设计结果； 参考设计参数： Lgate = 65nm (Designed Poly Gate Length) TOx = 5 nm Spacer Width = 35 nm VDD = 1.55 V, VTH ~ 0.8-1.0 V IOFF 10 fA/μm@VD =1.5V 二、DRAM的工作原理 记忆单元的基本结构 自4K DRAM之后，DRAM记忆单元的结构便是由一个晶体管和一个电容所构成。虽然后来陆续提出一些新的DRAM记忆单元结构，但是不论元件数目或是线路数目方面，都比1个晶体管+1个电容的结构复杂，因此即使64~256M DRAM仍继续使用这种结构的记忆单元。 构成一位元的记忆单元必须具有下列部分： 储存资料的电容； 启动记忆单元的字元线； 由记忆单元读写资料的位元线。 因此1晶体管+1电容型的记忆单元是具有上述三个部分的最简单结构。其等线路如图： 这种记忆单元的主要特征为： 因为元件和线路的数目少，所以记忆单元所占的面积很小，可以容易地达到高集成等度； 由于记忆单元本身没有放大功能，为了侦测位元线上的微小讯号，因此必须额外具有感应放大器； 读取时，储存在电容中的电荷会消失，因此读取之后必须进行再写入的动作； 储存在电容中的电荷会因为漏电流而逐渐消失，因此必须周期性地进行再写入（refresh） 三、实验步骤 创建一个网格 3、干氧生长SiO2防止衬底损伤；P阱注入；刻蚀掉氧化层 4、牺牲氧化层工艺；防穿通注入以及阈值Vt调整；去掉牺牲层 5、形成栅氧化层； 6、淀积多晶硅；刻蚀多晶硅 7、pocket注入；形成LDD区；刻蚀掉氧化层 8、形成侧墙 9、源漏注入；源漏注入激活；刻蚀掉氧化层 10、金属化 11、形成对称结构 具体的程序设计代码见附录。 四、ATHENA的NMOS工艺仿真 1 衬底初始化 默认情况下，材料为Silicon并且其晶向为100 硅材料掺杂质Boron，这样就选择了硼为衬底的掺杂杂质，设置背景掺杂浓度为：1.0x1015atom/cm3。选择space.mul=2。这将强制使得仿真在两维中进行 初始化信息如下所示。 init orientation=100 c.boron=1e15 space.mul=2 2 栅氧化 将要在硅片的表面生长一层栅氧化层，这个工艺条件为1000度下干氧氧化20分钟，环境为3%的HCL，一个大气压语句如下： diffus time=20 temp=1000 dryo2 press=1.00 hcl=3 3防穿通注入 以及阈值Vt调整 implant boron dose=1e13 energy=200 tilt=0 rotation=0 pears implant boron dose=4e13 energy= 50 tilt=0 rotation=0 pears implant boron dose=2e13 energy= 30 tilt=0 rotation=0 pears implant bf2 dose=1.4e13 energy= 25 tilt=0 rotation=0 pears method fermi compress diffus temp=1050 time=2.0 4淀积多晶硅栅