ASIC_6设计流程和可靠性设计.pptVIP

西安电子科技大学 XIDIDIAN UNIVERSITY V1.0 ? 2007 韩孝勇 Han XiaoYong xyhan5151@ 集成电路设计流程及可靠性设计 本次课主要内容 IC设计流程及常用工具 基本概念 常用工具 可靠性设计技术简介 降额设计 冗余设计 灵敏度分析 最坏情况分析 可靠性模拟 IC设计流程及常用工具 基本概念 全定制（Full -Custom）方式； 半定制（Semi-Custom）方式； 可编程逻辑器件（ Programmable Logic Device，PLD）方式。 Top- down bottom -up 正向设计 反向设计 各设计方法的优缺点 全定制方式是基于晶体管级的芯片设计，仔细考虑每个管子的尺寸、位置及管子间的互连关系， 缺点：比较慢，对设计人员要求高。作为一种改进，EDA工具提供标准单元库，库中有许多精心设计好的具有一定逻辑功能的标准单元。 半定制方式通常是指门阵列（Gate Array）方式。优点是用少量板，快 缺点是：由于基本单元之间保持固定的间距用于布线，必然存在某些地方走线稀疏（芯片面积利用率不高）；而另一些地方走线拥挤，甚至连线布不通。为了接通连线，还可能造成某些单元未被利用。 可编程逻辑器件是集成电路制造商向市场提供已封装完毕的芯片，其逻辑功能却可以由用户自己使用EDA工具“写入”。 可编程逻辑器件的缺点是：（1）芯片内部连线较长，速度相对较低。（2）集成度相对较低。 全定制法设计流程 全定制通常利用人机交互图形系统，由版图设计人员人工地完成各器件及连线的版图设计、输入和编辑，实现电路图到版图的转换。 全定制版图设计的特点是充分利用设计人员的经验和创造力，尽可能对每个晶体管的电路参数与版图参数进行优化。 所以这种设计用于得到最高速度、最低功耗和最省面积的芯片设计，它的设计周期很长，设计成本很高。 分层设计概念 数字电路设计流程top-down 1. 设计输入 电路图或硬件描述语言 2. 逻辑综合 处理硬件描述语言，产生电路网表 3. 系统划分 将电路分成大小合适的块 4. 功能仿真 5.布图规划 芯片上安排各宏模块的位置 6.布局 安排宏模块中标准单元的位置 7.布线 宏模块与单元之间的连接 8.寄生参数提取 提取连线的电阻、电容 9.版图后仿真 检查考虑连线后功能和时序是否正确 设计流程图 设计流程图2参考 反向设计 1、解剖 2、照相 3、提取 4、整理 5、逻辑仿真 6、版图(DRC,ERC, LVS) 7、PostSim 8、PG 名词：DRC ERC LVS 从0.35微米工艺开始互连延迟已经开始大于门延迟 在近来的设计和验证会议（DVC2005）上，已经指出，在5000万门设计中一般需要700万行的RTL代码。这是对人工设计一个巨大的挑战。 根据SIA在2000年发布的roadmap显示，2005年的最小特征尺寸已经到达80纳米，更将在2016年到达22纳米。 有研究结果显示，在1995年，集成电路的特征尺寸到达0.35微米的时候，互连线时延已经占据了电路总时延的50%，另外50%由电路门延迟占据。当前，互连线延迟已经占据电路延迟的70%以上，这一现象还会更加严重。 EDA工具 行为级综合 高层次综合在电路设计过程中的作用 在EDA设计流程中，高层次综合是连接系统行为和系统结构之间的纽带。 高层次综合在算法一级接受系统的行为描述，转换成为用功能单元、存储单元和互联元件（多路选择器，总线等）描述的电路结构。 EDA工具 1、输入工具(design input) ：硬件描述语言（或是图形输入工具）图形输入工具 2、逻辑仿真工具（LOGIC SIMULICATION） 3、逻辑综合（logic synthesis） 4、自动布局布线(auto plane route)系统； 5、物理规则检测(DRC ERC)和参数提取(LVS) 除CADENCE公司以外，比较有名的公司包括mentor,avanti,synopsys和INVOEDA；mentor和cadence一样是一个在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。 （1）输入工具(design input) 对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标