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2）序列信号发生器（略） 四、同步时序逻辑分析 1、同步时序逻辑电路的描述工具 * 4、异步计数器的分析 异步计数器的特点：在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“ 异步计数器 ”。 Q2 D2 Q1 D1 Q0 D0 Q2 Q1 Q0 CP 计数脉冲 三位二进制异步加法计数器 例1：三位二进制异步加法计数器。 第四章 时序逻辑(续) Q0Q1Q2 2 1 0 0 0 1010101010 0 0 1 0 1 0 1 1 0 1 1 1 0 0 0 0 0 1 0 1 Q2 D2 Q1 D1 Q0 D0 Q2 Q1 Q0 CP 计数脉冲 三位二进制异步加法计数器 1、时钟方程 2、驱动方程及状态方程 （CP 有效） （Q2 有效） （Q1 有效） 思考题：试画出三位二进制异步减法计数器的电路图，并分析其工作过程。 异步计数器优点：电路简单、可靠。 异步计数器缺点：速度慢。 例2：分析异步十进制加法计数器 1、时钟方程： 2、驱动方程 3、状态方程 CP 1111 1110 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1011 可以自启动i CP 5 、任意进制计数器的分析 Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 计数脉冲 CP 2. 驱动方程： J2 = Q1nQ0n ， K2 ＝ 1 J1 = K1 ＝ 1 J0 = Q2n ， K0 ＝ 1 例： 分析步骤： 1、写出时钟方程：CP0=CP2=CP , CP1=Q0n 3. 状态方程： 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 0 0 0 Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 计数脉冲 CP 所分析的电路为异步五进制加法计数器。 CP Q2 Q1 Q0 （CP ） （CP ） （Q0n ） 4、状态转换表： 另有三种状态111、110、101不在计数循环内，如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够自启动。 6. 检验其能否自动启动 ？ 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 0 结论： 经检验，可以自动启动。 5. 还可以用波形图显示状态转换表( 略 ) 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 01 1 1 0 1 1 1 7. 画状态转换图。 Q2 Q1 Q0 1）. 二 - 五 - 十进制计数器 74LS90 74LS90 内部含有两个独立的 计数电路：一个是模 2 计数器(CP1为其时钟，QA为其输出端)，另一个是模 5 计数器(CP2为其时钟，QDQCQB为其输出端)。 外部时钟CP是先送到CP1还 是先送到CP2，在QDQCQBQA这四个输出端会形成不同的码制。 (1) 74LS90的结构和工作原理简介 6、中规模集成计数器 CP1 CP2 R 0(1) R 0(2) R 9(2) R 9(1) NC NC VCC QA QD QB QC GND 1 2 3 4 5 6 7 14 13 12 11 10 9 8 QA QD QB QC R 9(2) R 9(1) R 0(2) R 0(1) CP2 CP1 74LS90 74LS 90管脚分布图 CP1 CP2 QA QD QB QC R 9(2) R 9(1) R 0(2) R 0(1) 74LS90 归纳： 1. 74LS 90在“计数状态”或“清零状态”时，均要求R 9(1)和R 9(2)中至少有一个必须为“0”。 2. 只有在R0(1)和R0(2)同时为 “1”时，它才进入“清零状态”；否则 它必定处于“计数状态”。 符号： 情况一：计数时钟先进入CP1时的计数编码。 CP1 CP CP2 QB QD QC QA 2 5 QD QC QB 0 0 0 0 0 1