数电第五章 触发器1 PPT.ppt

5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力， 希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。 用CMOS传输门的边沿触发器 维持阻塞触发器 用门电路tpd的边沿触发器 · · · 一、电路结构和工作原理 1、用两个电平触发D触发器组成的边沿触发器 利用CMOS传输门的边沿触发器 X X X 0 X 0 1 X 1 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中， 由于输入方式不同（单端，双端输入）、 次态（ ）随输入变化的规则不同 一、SR触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器称为SR触发器 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 约束条件， SR不能同时为1 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 3.状态转换图 4.符号 二、JK触发器 1.定义 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 1 1 0 三、T触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 0 1 0 1 1 1 0 四、D触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 0 1 0 1 1 1 1 题5.1 题5.5 题5.8 题5.10 题5.17 题5.18（1,3,5,8,10） 题5.19（1,4） 作 业 第五章 触发器 SR锁存器 电平触发的触发器 脉冲触发的触发器 触发器的逻辑功能及其描述 主要内容： 5.1 概述 一、用于记忆1位二进制信号 1. 有两个能自行保持的状态 2. 根据输入信号可以置成0或1 二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T） 5.2 SR锁存器 一、电路结构与工作原理 RD，SD：输入 ；Q， ：输出 RD=0，SD=1，Q=1; =0 RD=1，SD=0，Q=0： =1 两个或非门构成的SR锁存器 两个稳定状态： 输入端 输出端 RD=0，SD=1，Q=1; =0 RD=1，SD=0，Q=0： =1 输入端 输出端 RD=0，SD=0，Q=1; =0 RD=0，SD=0，Q=0; =1 RD=1，SD=1，Q=1; =0 RD=1，SD=1，Q=0; =1 RD=1，SD=0，Q=0： =1 RD=0，SD=1，Q=0; =1 =1 =0 原态 1 1 0 1 1 0 1 1 若初态Qn = 1 若初态 Qn = 0 1) 当S=R=1时，触发器保持稳定状态不变 1 0 0 1 0 1 0 1 0 1 若初态Qn = 1 若初态 Qn = 0 2) 当S=0、R=1 ，无论初态Q n为0或1，触发器都会转变为1态。 1 0 1 0 1 0 1 0 若初态Qn = 1 若初态 Qn = 0 3) S=1、R=0 ，无论初态Q n为0或1，触发器都会转变为0态。 0 0 1 1 1 1 0 0 若初态Qn = 1 若初态 Qn = 0 4)当（ S=0、R=0 ）时，无论初态Qn为0或1，触发器状态不定。 此状态为不定状态。为避免不定状态，对输入信号应加SR=0的约束条件。 1 1 0 0 1 1 1 1 1 0 0 0 1 0 1 0 0 1 0 1 0 1 1 1 0 0 0 1① 0 0 1 1① 保持 置1 置0 不定 例5.2.1：已知SD和RD的电压波形，画出Q和Q对应的波形 5.3 电平触发的触发器 电平触发的SR触发器（同步SR触发器） 一、电路结构与工作原理 电路结构：由基本SR触发器和时钟信号控制门电路组成。 触发器为时钟高电平触发方式。 S、R：输入 Ｑ、 ：输出 ＣLK：时钟控制输入 CLK=1：状态发生变化。 CLK=0：状态不变 S=0，R=0：Q*=Q 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 0 工作原理： CLK=1：状态发生变化。 CLK=0：状态不变 S=1，R=0：Q*=1 1 1 0 0 1 0 1 0 1 1 0 0 1 1 1 0 CLK=1：状态发生变化。 CLK=0：状态不变 S=0，R=1：Q*=0 1 0 1 1 0 0 0 1 1 0 1 1 0 1 0 1 CLK=1：状态发生变化。 CLK=0：状态不变 S=