第十一次课：时序逻辑电路的设计.pptVIP

二进制计数器 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 2.列写状态转换表，分析其状态转换过程 * 6 . 时序逻辑电路的分析与设计 6.1 时序逻辑电路的基本概念 6.2 同步 时序逻辑电路的分析 6.3 同步 时序逻辑电路的设计 6.4 异步 时序逻辑电路的分析 6.5 若干典型的时序逻辑集成电路 *6.6 用Verilog描述时序逻辑电路 *6.7 时序逻辑可编程逻辑器件 6.3 同步时序逻辑电路的设计 6.3.1 设计同步时序逻辑电路的一般步骤 6.3.2 同步时序逻辑电路设计举例 6.3 同步时序逻辑电路的设计 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。 6.3.1 设计同步时序逻辑电路的一般步骤 同步时序电路的设计过程 (1)根据给定的逻辑功能建立原始状态图和原始状态表 (2)状态化简-----求出最简状态图 ； 合并等价状态，消去多余状态的过程称为状态化简 等价状态：在相同的输入下有相同的 输出，并转换到同一个次态去的两个 状态称为等价状态。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量 和输出变量的数目和符号。 ②找出所有可能的状态和状态转换之间的关系。 ③根据原始状态图建立原始状态表。 (3)状态编码（状态分配）； (4)选择触发器的类型 (6)画出逻辑图并检查自启动能力。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数， (5)求出电路的激励方程和输出方程 ； （M:状态数;n:触发器的个数） 2n-1M≤2n 例1 用D触发器设计一个8421 BCD码同步十进制加计数器。 8421码同步十进制加计数器的状态表 0 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 1 8 0 0 0 1 1 1 1 0 7 1 1 1 0 0 1 1 0 6 0 1 1 0 1 0 1 0 5 1 0 1 0 0 0 1 0 4 0 0 1 0 1 1 0 0 3 1 1 0 0 0 1 0 0 2 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 次 态 现 态 计数脉冲CP的顺序 6.3.2 同步时序逻辑电路设计举例 0 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 1 8 0 0 0 1 1 1 1 0 7 1 1 1 0 0 1 1 0 6 0 1 1 0 1 0 1 0 5 1 0 1 0 0 0 1 0 4 0 0 1 0 1 1 0 0 3 1 1 0 0 0 1 0 0 2 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 次 态 现 态 计数脉冲CP的顺序 (2) 确定激励方程组 0 0 0 0 0 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 1 0 0 0 激励信号 D3、 D2、 D1、 D0是触发器初态的函数 D3、 D2、 D1、 D0、是触发器初态还是次态的函数？ 画出各触发器激励信号的卡诺图 画出完全状态图 电路具有自启动能力 (3) 画出逻辑图，并检查自启动能力 画出逻辑图 6. 4 异步时序逻辑电路的分析 一. 异步时序逻辑电路的分析方法： 分析步骤: 3.确定电路的逻辑功能。 2.列出状态转换表或画出状态图和波形图； 1. 写出下列各逻辑方程式： b)触发器的激励方程； c) 输出方程 d)状态方程 a)时钟方程 （1）分析状态转换时必须考虑各触发器的时钟信号作用情况： 有作用，则令cpn=1；否则cpn=0 根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触 发器则保持原有状态不变。 （2）每一次状态转换必须从输入信号所能触发的第一个触发 器开始逐级确定 （3）每一次状态转换都有一定的时间延迟 同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态，即次态Sn+1。 注意: 例1 分析如图所示异步电路 1. 写出电路方程式 ① 时钟方程 ②输出方程 ③激励方程 CP0=CLK ④求电路状态方程 触发器如有时钟脉冲的上升沿作用时，其状态变化； 如无时钟脉冲上升沿作用时，其状态不变。 CP1=Q0 二. 异步时序逻辑电路的分析举例 3. 列状态表、画状态图、波形图 ? ?