第五章EDA_实用建模技术2.pptVIP

示例一 UDP定义必须遵循以下规则： UDP只能采用标量输入端口，允许多个输入端口。 UDP只能允许1个标量输出端口。输出端口必须出现在端口列表的第一个位置，决不允许有多个输出端口。 在声明部分，输出口以output声明，时序逻辑UDP中必须声明为reg类型。 输入端口以input声明。 状态表可以包含0、1、X，但不支持逻辑值Z（被当做X） 时序逻辑的UDP状态可以用initial初始化，该语句可选，它将一个1位的值赋给reg类型的输出。 UDP与模块同级，不能在模块内部定义，但可以在模块内部调用。 UDP不支持inout端口 ① 表示组合逻辑UDP的定义 状态表是UDP定义的最重要部分 ② 表示时序逻辑UDP的定义 表示时序的UDP与表示逻辑的UDP不同在于： 表示时序的UDP的输出必须为reg型 表示时序的UDP的输出可以用initial初始化 状态表的格式： 状态表的输入可以是电平，或跳变沿形式 当前状态就是输出寄存器的当前值 必须在状态表列出所有可能的输入项 时序延迟 ③ 路径延迟 时序计算 通常的Verilog元件库仅包含固有时序数据。若要进行精确的时序仿真，还需要的数据有： 输入传输时间 固有延迟 驱动强度 总负载 互连寄生 环境因子（过程、温度、电压） 同时还需要仿真最坏情况下的数据和最佳情况下时钟， 对Verilog仿真器来说，这必须要时序标注。 条件时序检查:是否进行时序检查取决于条件表达式的计算值 Verilog时序检查 专用操作符在时序检查中设置条件。 只当条件表达式为真时才进行时序检查,当rst为高时进行setup和hold检查 条件表达式中条件只能是一个标量信号，这个信号可以： 用位反操作符（~）取反。 用等于操作符（==或！=）与一个标量常量进行比较 用相同操作符(===或！==）与一个标量常量进行比较 Verilog时序检查 若条件表达式计算值为1、x或z则认为条件成立。 需要多个信号产生条件时必须使用逻辑使将它们表达为一 个内部信号表示才能用于条件时序检查。 向后反馈 时序计算 延时计算器需要： 综合出来的网表 布局布线工具产生的简化的寄生参数 延迟计算器可以产生： 粗略延迟，仅基于设计连线和层次 详细延迟，由后端工具提取的寄生参数信息 时序驱动的自顶而下的设计方法，时序约束贯穿整个设 计流程，时序收敛速度快。 前端（逻辑设计）和后端（物理设计）工具使用统一的延 迟计算器，提高时序收敛速度。 大多数EDA工具接受标准延迟格式（SDF）。 时序计算 延时计算器主要有两类： 嵌入在工具中的延迟计算器 用户延迟计算器 用户自定义 开发商提供 延迟计算器可以产生SDF数据，或使用PLI标注时序数据。 延迟计算器可以自定义，但必须选择一个合适的延迟公式。 大多数ASIC生产商提供自己的生产工艺的延迟计算器。这些延迟计算器通常用PLI编写并直接在仿真时标注到设计中。但计算器也可以是独立的程序，产生的SDF由内嵌的延迟标注工具进行标注。 时序计算 输入和输出以“：”分隔，每行以“；”结束 状态表中输入端口顺序必须与端口列表中一致 能产生确定输出的所有输入组合都必须在状态表中。否则，在状态表中找 不到与这组输入对应项，就输出X。 上面定义的Udp_and的状态表不能处理a或b的值为X的状态。 UDP 完整的状态表 等 价 ？ UDP 使用前面定义的udp_and和udp_or设计一个一位全加器 UDP UDP 电平敏感的时序UDP 保持不变 UDP 边沿敏感的时序UDP UDP Verilog提供了电平和跳变沿的缩写符号，以便用简洁的方式描述UDP表 UDP UDP设计总结 只能对功能建模，不能对电路时序和制造工艺建模 只有唯一出口的模块才能使用UDP UDP输入端口上限由Verilog仿真器决定 UDP一般使用内存中查找表来实现 UDP并不是设计功能模块的最佳方式 应该尽可能完善描述UDP状态表 尽可能使用缩写符来表示状态表输入项组合 电平敏感的状态表输入项，其优先级高于边沿敏感的状态表输入项。若两者在同一输入端口发生冲突，则输出由电平敏感状态表的输出项决定 时序延迟 ① 模块路径(module path): 穿过模块，连接模块输入到模块输出的路径。 ② 路径延时(path delay)：与特定路径相关的延时。 ③ 时序仿真(timing simulation)：在仿真过程中计算与该模块相关的延迟值。 ④ 时序驱动设计(timing driven design)：从前端