第五章 异步时序逻辑电路(2011毛法尧二).pptVIP

CP1=Q0 CP1=Q0 （当FF0的Q0由0→1时，Q1才可能改变状态。） ②输出方程： ③各触发器的驱动方程： （4）作状态转换图、时序图。 二、脉冲异步时序逻辑电路的设计方法 异步时序电路的设计比同步电路多一步，即求各触发器的时钟方程。 （2）选择触发器。本例选用下降沿触发的JK触发器。 （3）求各触发器的时钟方程，即为各触发器选择时钟信号。 用逻辑分析的方法画出电路完整的状态图： 分析步骤: (1) 根据电路写出输出方程和激励方程 (2) 作出状态流程图 (3) 作出时序图 (4) 说明电路的功能 作隐含表找出相容行 作合并图得到最大相容类 选择一个最小闭合覆盖作最小流程表 非临界竞争: 不影响电路正确工作 三种可能的移动情况： 三种可能的移动情况： 三种可能的移动情况： 临界竞争: 最终状态与二次状态变化有关，难以预测。 临界竞争: 最终状态与二次状态变化有关，难以预测。 临界竞争: 最终状态与二次状态变化有关，难以预测。 临界竞争: 最终状态与二次状态变化有关，难以预测。 x由0变为1，状态变化如下图。 最后稳定在(1, 01)。 x变化3次：0-1，1-0, 0-1，如下图。 最后稳定在(1, 10)。和x变化1次结果不同。 另一个例子： x2由1变为0，如下图。最后稳定在(00, 00)。 x2变化3次： 1-0, 0-1， 1-0，如下图。 最后稳定在(00, 11)。与x2变化1次结果不同。 从某个稳定总态出发，输入状态的一个变量允许改变3次状态，并且3次变化后到达的稳定状态与第一次变化后到达的稳定总态不同，则表明存在本质冒险。 二次状态 y2y1 激励状态Y2Y1/输出状态（Z） x2x1=00 x2x1=01 x2x1=11 x2x1=10 0 0 0 1 1 1 /0 - / - 00 / 0 00 /0 00 11 / - /0 11 01 / - /1 01 /0 11 11 / 0 11 / - /0 11 二进制流程表： 4.写出激励状态和输出状态表达式： 00 01 11 10 00 01 11 10 x2x1 y2y1 00 01 11 10 00 01 11 10 x2x1 y2y1 00 01 11 10 00 01 11 10 x2x1 y2y1 Y2 Y1 Z 0 0 0 1 d 1 0 1 0 1 1 1 d d d d 0 0 1 1 d 1 1 1 0 1 1 1 d d d d 0 0 d 0 d d 1 d 0 0 0 0 d d d d =x2x1+x1y2+x2x1y1 =x2+x1y1 =y2y1 Y2 =x2x1+x1y2+x2x1y1 Y1 =x2+x1y1 Z =y2y1 5.画逻辑电路图： 1 ≥1 x1 x2 Y2 Y1 y1 y2 Z 1 1 ≥1 §5.4 电平异步时序逻辑电路的竞争与冒险 一、电平异步时序逻辑电路的竞争现象 竞争：电路的器件延迟时间不相同，使反馈回路的延迟时间不等。当电路输入改变时，由于延迟的影响，电路从一个状态转换到另一个状态时，相应状态的变化速度不同，会出现不希望的变化，即竞争现象。 输入状态和激励状态的变化都可能引起竞争。对于输入状态的变化，我们已经有限制，因此只考虑激励状态引起的竞争。 y1y2 x1x2 00 00 01 01 11 11 10 10 00 00 10 11 10 10 00 01 00 00 10 11 01 01 01 00 例：有如下给定电平异步时序逻辑电路的二进制流程表： y1y2 x1x2 00 00 01 01 11 11 10 10 00 00 10 11 10 10 00 01 00 00 10 11 01 01 01 00 起点 (10-11) , x1x2 :10-00, 最后稳定在(00-00) y1y2 x1x2 00 00 01 01 11 11 10 10 00 00 10 11 10 10 00 01 00 00 10 11 01 01 01 00 情况1：y1和y2变化速度相同 y1y2 x1x2 00 00 01 01 11 11 10 10 00 00 10 11 10 10 00 01 00 00 10 11 01 01 01 00 情况2：y1比y2变化快 y1y2 x1x2 00 00 01 01 11 11 10 10 00 00 10 11 10 10 00 01 00 00 10 11 01 01 01 00 情况3：y2比y1变化快 y1y2 x1x2 00 00 01 01 11 11 10 10 00 00 10 11 10 10 00 01