用VHDL语言和原理图设计方法混合设计一个计数译码显示电路.docxVIP

第  PAGE \* MERGEFORMAT 7 页 共  NUMPAGES \* MERGEFORMAT 7 页 成绩 仪器与电子学院实验报告 （软件仿真性实验） 班级 学号：48 学生姓名： 张枢 实验题目：用VHDL语言和原理图设计方法混合设计一个计数译码显示电路 实验目的 1、学习掌握十六进制计数译码显示电路； 2、学习掌握BCD译码器的设计； 3、学习掌握自顶向下设计流程。 实验内容及原理 十六进制计数器的设计主要原理是通过在每一个时钟上升沿到来时加一，加到十六时返回零重新开始计数。BCD译码电路主要作用是将十六进制计数器产生的一组二进制数转转为可以使数码管显示为0到F的二进制数。 传统的自底向上设计方法很多时候已经不能满足电子系统的规模需求，所以自顶向下的设计方法就逐渐得到广泛应用，自顶向下设计方法是指电子系统从系统最抽象的层次出发??作高层次仿真，经过仿真验证后在经整体规划将系统行为操作分为子系统。各个子系统作行为仿真，它和高层次仿真的结果比较，易于发现和修正早期机构设计的错误，当验证合格后，再经过逻辑综合工具自动得到优化的和具体工艺相关的门级描述。 实验步骤或程序流程 1、建立工程 建立名为counter_16的工程文件 2、建立原理图文件 建立一个空白的原理图文件，并命名为counter_16 3、 创建图标模块 单击（Block Tool）按钮，在适当的位置放置一个符号块 设置图标模块 （1）在如图6-3所示的符号块上右击，从弹出的快捷菜单中选择Block Properties命令，弹出如图6-4所示的对话框。在Genernal选项卡中的Name栏中输入设计文件名称，在Instance name栏中输入模块名称。本实验中设计名称为counter16，模块名称为inst1。 （2）单击I/O选项卡，页面如图6-5所示。在Name栏中分别输入图标模块的输入段口名和输出端口名；在Type栏中分别选择输入与输出对应的类型，单击Add按钮。当设置完成所有端口后，单击“确定”按钮。 添加模块引线并设置属性 (1)在图中的counter16模块的左右两侧分别用3条连线和1条总线连接，如图6-7所示，可以看到，在每条线靠模块的一侧都有的图样。双击其中一个样标，弹出Mapper Properties对话框，如图6-8所示在General选项卡的Type栏中选择输入输出类型。 (2)单击Mappings选项卡，如图6-9所示。在I/O on block栏中选择引脚clk，在Signals in node栏中输入连线结点名称clk。输入完成后，单击Add按钮添加到Existing mappings栏中。最后单击“确定”按钮。 （3）同理，将其他引线按此方法进行设置。通常模块左侧放置输入接口信号，右侧放置输出接口信号。 6、创建设计文件 在如图6-11所示的符号块上右击，在弹出的菜单中选择Create Design File form Selected Block命令，弹出如图6-12所示的对话框。其中File Type 栏中有4个选项可供选择，本实验中都选VHDL，单击OK按钮。此时，会他出生成模块文件的确认对话框，单击”确认”按钮后，进入VHDL文本编辑窗口。 7、输入VHDL代码 将图中的代码修改为所需要设计的代码。 实验数据及程序代码 Counter16的VHDL描述。 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY counter16 IS -- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! PORT ( Clk : IN STD_LOGIC; en : IN STD_LOGIC; rst : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 downto 0) ); END counter16; ARCHITECTURE counter16_architecture OF counter16 IS signal qa:std_logic_vector(3 downto 0); BEGIN process(clk,en,rst) begin if en=1 then if rst=1then qa=0000; elsif (clkevent and clk=1)then qa=qa+1; end if; end if; end process