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EDA作业要点
数字电路与逻辑设计（EDA）作业
1.画出下例实体描述对应的原理图符号元件：
ENTITY buf3s IS -- 实体1： 三态缓冲器
PORT (input : IN STD_LOGIC ; -- 输入端
enable : IN STD_LOGIC ; -- 使能端
output : OUT STD_LOGIC ) ; -- 输出端
END buf3x ;
ENTITY mux21 IS --实体2： 2选1多路选择器
PORT (in0, in1, sel : IN STD_LOGIC;
output : OUT STD_LOGIC);
END ENTITY mux2
2.图中所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。
选择控制的信号s1和s0为STD_LOGIC_VECTOR类型；
当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。
Library ieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitymux4_1is
port(s:instd_logic_vector(1 downto 0);
a,b,c,d:instd_logic;
y:out std_logic);
endmux4_1;
architecture arc of mux4_1is
signal s1,s0:std_logic;
begin
s1=s(1);
s0=s(0);
process(s1,s0)
begin
if(s1=0 and s0=0) then y=a;
elsif(s1=0 and s0=1) then y=b;
elsif(s1=1 and s0=0) then y=c;
elsif(s1=1 and s0=1) then y=d;
else null;
end if;
end process;
end arc;
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitymux4_1is
port(s:instd_logic_vector(1 downto 0);
a,b,c,d:instd_logic;
y:out std_logic);
endmux4_1;
architecture arc of mux4_1is
begin
process(s)
begin
case s is
when 00 = y=a;
when 01 = y=b;
when 10 = y=c;
when 11 = y=d;
when others = null;
end case;
end process;
end arc;
3.图中所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityMUXK is
port(a1,a2,a3:in std_logic;
s0,s1:instd_logic;
outy:outstd_logic);
endMUXK;
architecture arc of MUXK is
signaltmp:std_logic;
begin
process(s0)
begin
case s0 is
when 0 =tmp=a2;
when 1 =tmp=a3;
when others = null;
end case;
end process;
process(s1)
begin
case s1 is
when 0 =outy=a1;
when 1 =outy=tmp;
when others = null;
end case;
end process;
end arc;
4.图中是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
libra
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