第四章--触发器(介绍).pptVIP

组合逻辑电路设计 设8421BCD码ABCD的十进制数为N（N0），当N能被3或4整除时，输出L为高电平1。要求列出真值表、写出逻辑函数；并用与非门实现逻辑函数；画出逻辑电路图。 作 业 4-2 4-3 4-6 4-11√ 4-19 4-20 本节主要内容 一、基本RS锁存器 二、逻辑门控RS锁存器 三、主从触发器 主从RS触发器 主从JK触发器 T触发器和T’触发器 CMOS主从结构D触发器 四、边沿触发器 维持阻塞D触发器 利用传输延迟的边沿JK触发器 一、基本RS锁存器 （一）用与非门组成的基本RS锁存器电路结构 和逻辑符号 (二)逻辑功能分析 (二)逻辑功能分析 不稳定状态的约束 R=S=0同时撤消时电路的状态可能有三种情况 例 用与非门组成的基本RS锁存器中，设初始状态为0，已知输入R、S的波形图，画出两输出端的波形图。 解： （三）或非门构成的基本RS锁存器 一、基本RS锁存器 二、逻辑门控RS锁存器 （一）电路结构和逻辑符号 逻辑门控RS锁存器的特征表 不稳定状态的约束 当R=S=1时当CP由1变0时锁存器的状态不定。 当CP=1时，R、S同时由1变0时锁存器的状态不定。 小 结 二、逻辑门控RS锁存器 (三)锁存器功能的几种描述方法 1．特性方程 2．状态转换图 3．驱动表 4．波形图 1.特性方程 2.状态转换图 3.驱动表 4.波形图 用输入输出波形来表示锁存器状态的变化 由于在CP=1期间，G3、G4门都是开着的，都能接收R、S 信号，如果在CP=1期间R、S发生多次变化，则锁存器的状态 也可能发生多次翻转，这种现象叫做空翻。所以，此种锁存器 的触发翻转被控制在一个时间间隔内，而不是某一时刻。 三、主从触发器 （一）主从RS触发器 （1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变；主触发器工作，接收R和S端的输入信号。 （2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。 （3）当CP=0时，主、从触发器均不发生变化。 主从RS触发器的缺点 R、S不能同时为1，即仍有约束RS=0 主从JK触发器可解决此问题 （二）主从JK触发器 例 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。 例 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。 解：画出输出波形如图示。 2. 主从JK触发器的一次变化现象 D触发器在CP控制下分两个节拍动作，在CP 的一个周期内，触发器只在CP的触发沿时刻接收 信号并使输出状态翻转。 四、边沿触发器 （一）维持阻塞D触发器 3.维持阻塞D触发器的波形图 4.典型集成电路---74LS112（双JK触发器 ）  引脚分布 触发器的脉冲工作特性是指触发器对时 钟脉冲、输入信号以及它们之间相互配合的 的时间关系的要求。掌握这种工作特性对触 发器的应用非常重要。 1. 维持—阻塞D触发器的脉冲工作特性 2. 主从JK触发器的脉冲工作特性 在主从JK触发器电路中，当 时钟脉冲CP上跳沿到达时，输入 信号J、K进入主触发器，由于J、 K和CP同时接到G7、G8门，所以 J、K信号只要不迟于CP上跳沿即 可，所以，tset=0。tCPH≥3tpd。 tH=0。 该电路的tCPLH=2tpd，tCPHL=3tpd， 所以触发器的tCPL≥tCPHL=3tpd。 综上所述，主从JK触发器要 求CP的最小工作周期 Tmin= tCPH+ tCPL （一）几种时钟控制触发器的国际逻辑符号 4.用JK触发器转换成D触发器 分别写出JK触发器和D触发器的特性方程 4.用JK触发器转换成T或T’触发器 写出T触发器的特性方程： 第三节 集成触发器的主要参数 1. 直流参数 （1）电源电流ICC （2）低电平输入电流IIL （3）高电平输入电流IIH （4）输出高电平VOH和输出低电平VOL 2. 开关参数 （1）最高时钟频率fmax （2）对时钟的延迟（tCPLH和tCPHL） （3）对直接置0置1端的延迟时间(tRLH tRHL tSLH tSHL) 本章小结 （二）几种边沿触发器的国际逻辑符号 D 触发器 JK 触发器 T 触发器 RS 触发器 11 （三）各种触发器的逻辑功能 （1） 特性表 1 1