《EDA基础及应用》课件——第3章 数据编码器的设计.pptxVIP

EDA基础与应用（第2版）;本章要点

VHDL的程序结构

VHDL的数据结构

VHDL的并行语句;VHDL是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。编写VHDL程序时允许使用一些符号（字符串）作为标识符，标识符的命名规则如下：

（1）由26个英文字母、数字0~9及下划线“_”组成。

（2）第一个字符必须以字母开头。

（3）下划线不能连用，最后一个字符不能是下划线。

（4）对大小写字母不敏感（英文字母不区分大小写）。

在VHDL中把具有特定意义的标识符号称为关键字，只能作固定用途使用，用户不能将关键字作为一般标识符来使用，如ENTITY，PORT，BEGIN，END等。;3.1.1VHDL的基本结构;3.1.2库和程序包;3.1.3VHDL的实体;3.1.4VHDL的结构体;3.2VHDL的数据结构;3.2.2数据类型;;2．IEEE库中预定义的数据类型;3．用户自定义数据类型;3.2.3数据类型间的转换;3.2.4VHDL的运算符;3.3VHDL的并行语句;ENTITYlogicIS

PORT（a，b，c，d：INBIT；

y：OUTBIT）；

ENDlogic；

ARCHITECTUREdeOFlogicIS

SIGNALe：BIT；--定义e为信号

BEGIN

y=（aANDb）ORe；--以下两条并行语句与顺序无关

e=cXORd；

ENDde；

;2．条件信号赋值语句

信号=表达式1WHEN赋值条件1ELSE

表达式2WHEN赋值条件2ELSE

……

表达式n；

执行该语句时首先要进行条件判断，然后再进行信号赋值操作。例如，当条件1满足时，就将表达式1的值赋给目标信号；当条件2满足时，就将表达式2的值赋给目标信号；当所有的条件都不满足时，就将表达式n的值赋给目标信号。;使用条件信号赋值语句时，应该注意以下几点：

（1）只有当条件满足时，才能将该条件前面的表达式值赋给目标信号。

（2）对条件进行判断是有顺序的，位置靠前的条件具有较高的优级，只有不满足本条件的时候才会去判断下一个条件。

（3）条件表达式的结果为布尔类型。

（4）最后一个表达式后面不含有WHEN子句。

（5）条件信号赋值语句允许条件重叠，但位置在后面的条件不会被执行。;LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYselection4IS

PORT（a：INSTD_LOGIC_VECTOR（3DOWNTO0）；

sel：INSTD_LOGIC_VECTOR（1DOWNTO0）；

y：OUTSTD_LOGIC）；

ENDselection4；

ARCHITECTUREoneOFselection4IS

BEGIN

y=a（0）WHENsel=00ELSE--从第一个条件开始判断

a（1）WHENsel=01ELSE

a（2）WHENsel=10ELSE

a（3）；

ENDone；

;3．选择信号赋值语句;;LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYmux4IS

PORT(d0,d1,d2,d3：INSTD_LOGIC；

s0,s1：INSTD_LOGIC；

q：OUTSTD_LOGIC)；

ENDmux4；

ARCHITECTURErt1OFmux4IS

SIGNALcomb：STD_LOGIC_VECTOR(1DOWNTO0)；

BEGIN

comb=s1s0；

WITHcombSELECT

q=d0WHEN00,

d1WHEN01,

d2WHEN10,

d3WHEN11,

ZWHENOTHERS；--Z必须