《EDA基础及应用》课件——第6章 数字系统设计项目实训.pptxVIP

EDA基础与应用（第2版）;第6章数字系统设计项目实训;6.1数字频率计;6.1.2设计方案;2.系统框图;该模块将1Hz的系统工作时钟脉冲2分频，取前半个周期产生脉宽为1秒的控制时钟脉冲，作为计数器的闸门信号，当控制时钟为上升沿（由低变高）时，开始计数；

当控制时钟为下降沿（由高变低）时，输出计数值；最后还要在下次控制时钟上升沿到来之前，产生清零信号，将计数器清零，为下次计数作准备。

设系统时钟脉冲为CLK（1Hz）、被测信号为TEST，输出信号为DOUT（十六位），文件名为FREQ。;LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYFREQIS

PORT(TEST:INSTD_LOGIC;--被测信号

CLK:INSTD_LOGIC;--系统时钟脉冲

DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));--计数值

ENDENTITYFREQ;

;ARCHITECTUREARTOFFREQIS

SIGNALCLR,EN:STD_LOGIC;--CLR清零信号、EN计数使能信号

SIGNALDATA:STD_LOGIC_VECTOR(15DOWNTO0);--计数值寄存器，与DOUT对应

BEGIN

PROCESS(CLK,CLR,EN)IS--产生宽度为1秒的闸门信号进程

BEGIN

IFCLKEVENTANDCLK=1THEN--检查CLK的上升沿

EN=NOTEN;

ENDIF;

ENDPROCESS;;CLR=NOTCLKANDNOTEN;--CLK和EN同时为低电平时，产生清零信号

PROCESS(TEST,CLR)IS--计数进程

BEGIN

IFCLR=1THENDATA=0000000000000000;--清零

ELSIFRISING_EDGE(TEST)THEN--RISING_EDGE检查信号上升沿

--下面的IF语句可以将十六进制数转换成十进制数

IFDATA(11DOWNTO0)=100110011001THENDATA=DATA+011001100111;

ELSIFDATA(7DOWNTO0)THENDATA=DATA

ELSIFDATA(3DOWNTO0)=1001THENDATA=DATA+0111;

ELSEDATA=DATA+1;

ENDIF;

ENDIF;

ENDPROCESS;;PROCESS(DATA,EN)IS--控制时钟下降沿输出计数值进程

BEGIN

IFFALLING_EDGE(EN)THENDOUT=DATA;--FALLING_EDGE检查信号下降沿

ENDIF;

ENDPROCESS;

ENDART;

;译码显示部分采用共阴极7段数码管静态显示方式实现。可以使用第五章设计的静态显示器，也可以重新编写程序。设四位数据输入端为D、七位数码输出端为S，文件名为DISP。参考程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYDISPIS

PORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);--四位数据输入端

S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--七位数码输出端

ENDDISP;;ARCHITECTUREAOFDISPIS

BEGIN

PROCESS(D)

BEGIN

CASEDIS

WHEN0000=S=1111110;--0

WHEN0001=S=0110000;--1

WHEN0010=S=1101101;--2

WHEN0011=S=1111001;--3

WHEN0100=S=0110011;--4

WHEN0101=S=1