《EDA基础及应用》课件——第4章 计数器和寄存器的设计.pptxVIP

EDA基础与应用（第2版）;本章要点

VHDL程序的开发流程

VHDL语言的顺序语句

VHDL程序设计;4.1开发流程和特点;4.1.2VHDL的特点;4.2VHDL的顺序语句;LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYdffcIS

PORT（clk，d：INSTD_LOGIC；

qout：OUTSTD_LOGIC）；

ENDdffc；

;ARCHITECTUREoneOFdffcIS

BEGIN

PROCESS（CLK）

BEGIN

IF（CLKEVENTANDCLK=1）THEN--判断时钟脉冲上升沿

qout=d；

ENDIF；

ENDPROCESS；

ENDone；;;设a和b为选择电路的输入信号，sel为选择控制信号，output为输出信号。

ENTITYselection2IS

PORT（a，b，sel：INBIT；

output：OUTBIT）；

ENDselection2；

;ARCHITECTUREdataOFselection2IS

BEGIN

PROCESS（a，b，sel）

BEGIN

IF（sel=1）THEN--控制信号sel为1

则输出a

output=a；

ELSE

output=b；

ENDIF；

ENDPROCESS；

ENDdata；;;设输入信号为a0~a3，sel为选择信号，y为输出信号。

LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYselection4IS

PORT（a：INSTD_LOGIC_VECTOR（3

DOWNTO0）；

sel：INSTD_LOGIC_VECTOR（1

DOWNTO0）；

y：OUTSTD_LOGIC）；

ENDselection4；

;ARCHITECTUREoneOFselection4IS

BEGIN

PROCESS（a，sel）--进程中任何一个信号出现变化，将导致进程执行一次

BEGIN

IF（sel=00）THEN

y=a（0）；

ELSIF（sel=01）THEN

y=a（1）；

ELSIF（sel=10）THEN

y=a（2）；

ELSE

y=a（3）；

ENDIF；

ENDPROCESS；

ENDone；;4.2.2CASE语句;设d0~d2为译码器的输入信号，g1、g2、g3为允许信号，当g1=1、g2=0、g3=0时，允许编码，y为输出信号。

LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYdecode38IS

PORT（g1，g2，g3：INSTD_LOGIC；

d：INSTD_LOGIC_VECTOR（2DOWNTO0）；

y：OUTSTD_LOGIC_VECTOR（7DOWNTO0））；

ENDdecode38；;ARCHITECTUREaOFdecode38IS

BEGIN

PROCESS（d，g1，g2，g3）

BEGIN

IF（g1=1ANDg2=0ANDg3=0）THEN

CASEdIS

WHEN000=y

WHEN001=y

WHEN010=y

WHEN011=y

WHE