第2章数字IC设计方法学.pptVIP

ALU的电路结构图OP1:0A31:0B31:0OP0OP0OP1A31:0Y31:0B31:0A31:0Y31:0B31:0and2*32or2*32SSA131:0A031:0Y31:0mux2*32A131:0A031:0Y31:0mux2*32零判断ZS31:0a31:0s31:0b31:0subCVs31NVCOP1:000AND01OR10ADD11SUB第31页，共53页，星期日，2025年，2月5日moduleALU(op,a,b,s,n,v,c,z);input[1:0]op;input[31:0]a,b;output[31:0]s;outputn,v,c,z;wire[31:0]d,e,f,s1;assignd=ab;assigne=a|b;mux21_32u0(f,d,e,op[0]);addu2(a,b,op[0],s1,c,v,n);mux21_32u1(s,f,s1,op[1]);assignz=~(|s);endmoduleALU的Verilog模型第32页，共53页，星期日，2025年，2月5日ALU的测试文件`timescale1ns/1nsmoduleALUtest;regclk;reg[1:0]op;reg[31:0]a,b;wire[31:0]s;wiren,v,c,z;//op=00AND;op=01OR;op=10ADD;op=11SUB;ALUA(op,a,b,s,n,v,c,z); initialclk=1;//clockgenerationalways#50clk=~clk;initialbegin#20a=32b0100_0101_0100_0000_0010_0010_0101_0001;b=32b1010_0101_0010_0000_0100_0010_0011_0010;op=2b00;#100a=32b0100_0101_0100_0000_0010_0010_0101_0001;b=32b1010_0101_0010_0000_0100_0010_0011_0010;op=2b01;#100a=32b0100_0101_0100_0000_0010_0010_0101_0001;b=32b1010_0101_0010_0000_0100_0010_0011_0010;op=2b10;#100a=32b0100_0101_0100_0000_0010_0010_0101_0001;b=32b1010_0101_0010_0000_0100_0010_0011_0010;op=2b11;#100a=32b0111_1011_1101_1110_1111_1111_1111_1111;b=32b0111_1011_1101_1110_1111_1111_1111_1111;op=2b11;#100a=32d15;b=32d9;op=2b11;#100a=32d9;b=32d15;op=2b11;#100$stop;endendmodule第33页，共53页，星期日，2025年，2月5日ALU的仿真波形图第34页，共53页，星期日，2025年，2月5日2.1.4RTL综合RTL综合(或逻辑综合)是通过EDA工具将RTL代码映射到由制造厂家标准单元库中的元件所构成的门级电路的过程。常用的综合工具：Synopsys公司的DesignCompiler，Cadence公司的RTLCompiler，Magma公司的RTLBlaster等。典型的RTL综合分为两个阶段：（1）逻辑表达和优化阶段：分析RTL电路描述，并使用布尔方程化简得到最优的逻辑电路表达，这一阶段使用EDA工具自带的通用元件库。（2）工艺标准单元库映射阶段：将通用元件库网表映射为工艺标准单元库网表，这个阶段会根据标准单元库各元件的面积、延时、功耗信息和设计所需达到的目标来优化电路。RTL综合是由各种约束条件驱动的，包括工作环境、时序要求、面积、功耗等。综合实际上是要在所有约束条件下折中产生一个最优网表。约束条件中最重要的是时间约束，满足时间约束达到时序收敛是综合最重要的目标。第35页，