3.PWM信号发生器设计.pptVIP

第一期可编程逻辑设计培训研讨2013年1月湖北武汉

华中科技大学国家电工电子实验教学示范中心

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PWM信号发生器设计

第一期可编程逻辑设计培训研讨2013年1月湖北武汉

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PWM信号发生器实验

任务目的

理解PWM信号产生的机制。

熟悉时序约束与时序分析方法。

实验内容

使用VerilogHDL，设计产生一个载波为40kHz，占空比从1%~99%可调的PWM信号。

编写按键驱动的VerilogHDL代码，实现对占空比的任意值设置或者步进调节，调节精度均为1%。

编写数码管驱动的VerilogHDL代码，实现对占空比的实时显示。

采用ModelSim，仿真验证逻辑功能。

下载编程文件至EDP-CLPD扩展板，并用示波器观察运行结果。

实训要求

进一步熟悉ModelSim仿真环境及其使用方法。

按键处理需要考虑去抖。

记录测试结果并撰写实验报告。

自由发挥

设置PWM载波频率。

提高占空比的调节精度。

扩展一低通滤波器，滤除PWM的交流分量，留下直流分量测量其大小，并比较其直流分量与占空比之间的关系。

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PWM信号发生器实验

PWM原理

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PWM信号发生器实验

PWM信号发生器的Verilog描述

PWM精度：256级（0~255）

PWM输出频率：97.65625KHz

modulepwm(

inputclk,

input[7:0]data,

outputpwm

);

reg[7:0]cnt;

always@(posedgeclk)begin

cnt=cnt+1’b1;

end

always@(posedgeclk)begin

pwm=(datacnt);

end

endmodule

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PWM信号发生器实验

*编写TestBench并在ModelSim中仿真

编写并添加按键驱动和显示占空比的逻辑

下载至EDA-CPLD板上，并用示波器观察

`timescale1ns/1ps

moduletestbench;

regclk;

reg[7:0]data;

wirepwm;

initialbegin

clk=1b1;

data=8d0;

pwm_inst.cnt=1b0;

#100000data=8d32;

#100000data=8d64;

#100000data=8d128;

#100000data=8d160;

#100000data=8d192;

#100000data=8d224;

#100000data=8d255;

#100000$stop();

end

alwaysbegin#20clk=~clk;end

pwmpwm_inst(.clk(clk),.data(data),.pwm(pwm));

endmodule

实验过程（自编）

直接在ModelSimALTERASTARTEREDITION6.5b

中进行编写、访真即可。

新建三个文件，

Simulate1的名称要与testbench的顶层文件同名

编译成功后，双击SIMULATE1，打开VIEW里的WAVE，将想观察的信号拖入波形区域，打开仿真即可观察波形。注意调整RUNLENGTH时间，一般为几us.

第二个实验加入两个输入按键