数字电路课程设计.docx

数字电路课程设计 学生姓名： 学号： 学院：通信 指导老师：郭磊 目录 课程设计一：多数表决器 课程设计二：一位全加器 课程设计三：四位主蕴含项探测器 课程设计四：四位二进制数一格雷码转换器 课程设计五：四位密码锁 课程设计六：手动记分控制电路 课程设计七：4位二进制全加器 课程设计八：通道数据分时传送系统 一、多数表决器 设计思路：奇数个人进行表决，若有一半以上的人同意，则输出1，否则输出0。 把人等效成输入端，则此表决器有三个输入，一个输出端，在其中两个输入端为 1时输出1,否则输出0。 真值表和器件的模型如上图所示。 用verilog进行仿真有如下结果： 实验代码： modulemajo