数字系统设计实验一.docx

实验要求：1. 熟悉Quartus软件的使用2．熟悉VHDL程序结构实验内容：掌握建立工程、设计输入、编译、时序仿真等开发流程；至有仿真结果为止。要理解VHDL代码意思，将软件和硬件结合起来，掌握开发流程。特别提醒：工程名一定要同顶层文件名（总电路图）一致；实体名一定要同当前待编译文件名一致；当前文件做编译之前一定要先设为顶层文件（点击Project中Set as Top-Level Entity）。实验设计原理；SCUT-EDA开发平台华南理工大学自主开发了EDA实验平台younever_v1.2，如图6-1所示。该平台选用了Altera公司的Cyclone ii芯片，配套了丰富的硬件资源，主要包括电源稳压电路、8位七段数码管、1602液晶屏接口、音频接口、串行配置芯片EPCS16、温度传感器、VGA接口、Ps2接口、9针串口、EEPROM、红外接收与发送电路、下载接口、DM9000A驱动的网卡接口等，其顶层PCB如图6-2所示。该实验平台配置灵活，各模块电路独立工作，可通过跳线设置是否与芯片连接，能够完成多种实验与课程设计。Quartus II软件设计流程基于Quartus II的数字系统设计流程Quartus II的开发流程如图 63所示。图63 QuartusⅡ的开发流程图 63中的流程：设计输入-综合-布线布局-时序分析-仿真-编程配置，在Quartus II中综合、布线布局、时序分析都包含在编译中，也就是在点击Start Complication后，软件会自动完成这三部分的功能。Quartus II软件使用介绍图 64显示Quartus II图形用户界面为设计流程每个阶段所提供的功能。图64 Quartus II图形用户界面的功能基本步骤：建立工程设计输入编译时序仿真涉及代码：完整程序如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY decode ISPORT (qa, qb, qc, qd: IN std_logic; seven_seg_input: OUT std_logic_vector(7 DOWNTO 0) );END decode;ARCHITECTURE decode_arch OF decode ISSIGNAL counter_output_reg: std_logic_vector(3 DOWNTO 0);SIGNAL seven_seg_input_reg: std_logic_vector(7 DOWNTO 0);BEGINcounter_output_reg = qdqcqbqa;display: PROCESS(counter_output_reg, seven_seg_input_reg)BEGINCASE counter_output_reg ISWHEN 0000=seven_seg_input_reg WHEN 0001=seven_seg_input_reg WHEN 0010=seven_seg_input_reg WHEN 0011=seven_seg_input_reg WHEN 0100=seven_seg_input_reg WHEN 0101=seven_seg_input_reg WHEN 0110=seven_seg_input_reg WHEN 0111=seven_seg_input_reg WHEN 1000=seven_seg_input_reg WHEN 1001=seven_seg_input_reg WHEN 1010=seven_seg_input_reg WHEN 1011=seven_seg_input_reg WHEN 1100=seven_seg_input_reg WHEN 1101=seven_seg_input_reg WHEN 1110=seven_seg_input_reg WHEN 1111=seven_seg_input_reg WHEN OTHERS =seven_seg_input_reg END CASE;seven_seg_input =seven_seg_input_reg;END PROCESS;END decode_arch;LIBRARY IEEE;USE IEEE.std_logic_1164.ALL