第四章 组合逻辑电路4.pptVIP

第四章 组合逻辑电路 常用组合逻辑电路器件 8线—3线优先编码器74HC148的真值表 74LS147的真值表： 3线/8线三位二进制译码器74HC138 74LS138的扩展——4线/16线译码器 二—十进制译码器 _____74HC42 显示译码器7448 七段显示译码器7448的真值表 74HC153的端子： 例：用两个“四选一”接成“八选一” “四选一”只有2位地址输入，从四个输入中选中一个 “八选一”的八个数据需要3位地址代码 用74LS138实现： 例3： 4.3.4 加法器 一、一位加法器 1. 半加器，不考虑来自低位的进位，将两个一位的二进制数相加 2. 全加器： 将两个一位二进制数及来自低位的进位相加. 二、多位加法器 串行进位加法器 优点：简单 缺点：慢 2. 超前进位加法器 2. 超前进位加法器 2. 超前进位加法器 三、用加法器设计组合电路 基本原理：若能生成函数可变换成输入变量与输入变量相加；若能生成函数可变换成输入变量与常量相加 例：将BCD的8421码转换为余3码 思考：已知X是3位二进制数（其值小于等于5），试实现Y=3X 并用7段数码管进行显示 ? 4.3.5 数值比较器 用来比较两个二进制数的数值大小 一、一位数值比较器 A,B比较有三种可能结果 二、多位数值比较器 原理：从高位比起，只有高位相等，才比较一下位。 例如： CC14585的逻辑电路原理： 3、集成数值比较器——CC14585： CC14585的八位数值比较： 4.4 组合电路中的竞争-冒险现象 4.4.1 竞争-冒险现象及成因 一、什么是“竞争” 两个输入“同时向相反的逻辑电平变化”，称存在“竞争” 二、因“竞争”而可能在输出产生尖峰脉冲的现象，称为“竞争-冒险”。 三、2—4线译码器中的竞争-冒险现象 4.4.2 消除竞争-冒险现象的方法 一、接入滤波电容 尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下 二、引入选通脉冲 取选通脉冲作用时间，在电路达到稳定之后，P的高电平期的输出信号不会出现尖峰 三、修改逻辑设计 例： 1 1 1 1 0 0 0 0 A 0 0 1 0 1 1 1 0 1 1 1 0 1 0 0 0 B 0 1 1 1 1 0 0 0 Y C C B A Y 真值表 Y=ABC+ABC+ABC+ABC =m1+m2+m4+m7 =m1+m2+m4+m7 =m1+m2+m4+m7 本节小结 　数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。 　数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。 　用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求Di→画连线图。 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 CO S B A 输 出 输 入 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S A B CI 输出 输 入 74LS183 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 用异或门表示的全加器： Ci=Ci-1Bi+AiBi+Ci-1Ai Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 用异或门表示全加器： Ci=Ci-1Bi+AiBi+Ci-1Ai =AiBi+Ci-1(Bi+Ai) ——74LS283 (A0B0) (A0+B0) (A0B0)(A0+B0)=A0⊕B0 (A0B0)CI C0 C0=((A0B0)CI+(A0+B0)) =((A0B0) CI)(A0+B0) =((A0B0)+CI)(A0+B0) =A0B0+(A0+B0)CI (A1B1)(A1+B1)=A1⊕B1 (A1B1) (A1+B1) C1 C1=((A1B1)(A0B0)CI+(A1B1)(A0+B0)+(A1+B1)) ——74LS283 C0=A0B0+(A0+B0)CI C1=((A1B1)(A0B0)CI+(A1B1)(A0+B0)+(A1+B1)) =((A1B1)(A0B0)CI+(A1B1)(A0+B0)) (A1+B1) =