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VHDL语法 数据类型（一） 数据类型（一） Boolean Std_logic Bit Integer … BOOLEAN Type BOOLEAN is (FALSE,TRUE); STD_LOGIC type STD_LOGIC is (‘X’, --Forcing Unknown; --浮接不定 ‘0’, --Forcing 0; --低电位 ‘1’, --Forcing 1; --高电位 ‘Z’, --High Impedance; --高阻 ‘W’, --Weak Unknown; --弱浮接不定 ‘L’, --Weak 0; --弱低电位 ‘H’, --Weak 1; --弱高电位 ‘-’, --Don’t care); --不理会 Entity aaa is Port( a: in std_logic; b: in std_logic; c: out std_logic ); End aaa; BIT type BIT is (‘0’,’1’); Entity aaa is Port( a: in bit; b: in bit; c: out bit ); End aaa; BIT_VECTOR和STD_LOGIC_VECTOR … STD_LOGIC_VECTOR(7 DOWNTO 0); … BIT_VECTOR(7 DOWNTO 0); … STD_LOGIC_VECTOR(0 TO 7); … BIT_VECTOR(0 TO7); INTEGER type INTEGER is range –2147483648 to 2147483647; SIGNAL A: INTEGER; SIGNAL B: INTEGER 0 TO 7; SIGNAL C: INTEGER –1 TO 1; Example SIGNAL A: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL B: STD_LOGIC_VECTOR(0 TO 3); SIGNAL C: STD_LOGIC_VECTOR(0 TO 1); SIGNAL D: STD_LOGIC_VECTOR(1 DOWNTO 0); C=A(2 DOWNTO 1); B=A(3)D1; Example Entity exam1 is Port( a: in std_logic_vector(3 downto 0); b: in std_logic_vector(3 downto 0); c: out std_logic_vector(7 downto 0) ); End exam1; Architecture a of exam1 is Begin c(0)=not a(0); c(2 downto 1)=a(2 downto 1)and b(2 downto 1); c(3)=1xor a(3); c(7 downto 4)=1111when(a/=b)else0000; End a; 数据类型（二） 列举数据类型 … 列举数据类型 定义语法： Type 列举名称 is (元素1，元素2，…); Attribute enum_encoding of 列举名称:type is “元素1，元素2，…” Type state is (s0,s1,s2,s3); Attribute enum_encoding of state:type is 0001 0010 0100 1000; VHDL语法 数据对象 数据对象 常数(Constant) 信号(Signal) 变量(Variable) 常数(Constant) 如果将数据对象定义为constant,该常数所代表的数据部分不会被改变 定义语法： CONSTANT 常数名: 数据类型 :=设置值 举例： 定义一个8位寄存器的宽度： CONSTANT width: integer :=8; 信号(Signal) Architecture a of exam is signal temp: std_logic_vector(3 downto 0); Begin … temp=temp+1; --赋值符号 … End a; 变量(Variable) 仅限用于进程(Process) … PROCESS(clk) VARIABLE temp: STD_LOGIC; BEGIN … temp:=temp+1; --赋值符号 … END PROCESS; … VHDL语法 顺序语句（一） 顺序语句（一） Pr