存储器系统4-Cache.pptVIP

存储器芯片的扩展 位扩展 8片4096*1位的芯片构成4K*8位的存储器。 需要在位方向扩展8倍，而字方向无须扩展。 解决方法：各芯片上的地址线及其读写控制线对应相接(并联)，而数据线单独引出。 位扩展总结 1.芯片的地址线全部并联且与地址总线连接。 2.片选信号线并联,可以接控制总线中的存储器选择信号,也可以接地址线高位,或接地址译码器的输出端。 3.读写控制信号并联接控制总线中的读写控制线。 4.数据线分高低部分分别与数据总线相应位连接。 字扩展 字扩展是容量的扩充，而位数不变。 如：用16K*8位的芯片，在字方向扩展4倍，及构成64K*8为的芯片。 解决方法：芯片的地址线、读写控制线等引脚对应相接(并联) ，片选信号则分别与外部译码器的各个译码输出端相连 字、位同时扩展 例如：用16K*4位的芯片扩展成为64K*8位的芯片 思考！ 静态存储器字、位扩展 静态存储器字、位扩展 存储器系统-Cache 高速缓冲存储器的组成与运行原理 寄存器与存储器 寄存器是CPU内部存储单元，数量有限，一般在128bit内，但是速度快，CPU访问几乎没有任何延迟。 分为通用寄存器和特殊功能寄存器。 通常说的存储器是独立于CPU之外的，比如内存，硬盘，光盘等。 所有数据必须从存储器传入寄存器后，CPU才能使用。 寄存器存在于CPU中，速度很快，数目有限； 存储器就是内存，速度稍慢，但数量很大； 计算机做运算时，必须将数据读入寄存器才能运算。寄存器只是用来暂时存储,是临时分配出来的,断电,后,里面的内容就没了 从根本上讲，寄存器与RAM的物理结构不一样。 一般寄存器是指由基本的RS触发器结构衍生出来的D触发， 就是一些与非门构成的结构，这个在数电里面大家都看过； 而RAM则有自己的工艺，一般1Bit由六MOS管构成。所以， 这两者的物理结构不一样也导致了两者的性能不同。寄存器 访问速度快，但是所占面积大。而RAM相反，所占面积小， 功率低，可以做成大容量存储器，但访问速度相对慢一点。 内容提要 Cache的目的 基本原理 Cache的三种映射方式 提高Cache性能 CPU与DRAM性能比较 程序的局部性原理 程序在一定的时间段内通常只访问较小的地址空间 两种局部性： 时间局部性 空间局部性 层次存储器系统 使用高速缓冲存储器Cache来提高CPU对存储器的平均访问速度。 时间局部性：最近被访问的信息很可能还要被访问。 将最近被访问的信息项装入到Cache中。 空间局部性：最近被访问的信息临近的信息也可能被访问。 将最近被访问的信息项临近的信息一起装入到Cache中。 CACHE的基本运行原理 Cache和主存块之间的映射 Cache行中的信息取自主存中的某个块，在将主存块复制到cache行时，主存块和cache行之间必须遵循一定的映射关系，这样，CPU要访问某个主存单元时候，可以依据映射规则，到cache对应的行中查找要访问的信息，而不用在整个cache中查找。 几个参数 块（Line）：数据交换的最小单位 命中（Hit）：在较高层次中发现要访问的内容 命中率（Hit Rate）：命中次数/访问次数 命中时间：访问在较高层次中数据的时间 失效（Miss）：需要在较低层次中访问块 失效率（Miss Rate）：1-命中率 失效损失（Miss Penalty）：替换较高层次数据块的时间+将该块交付给处理器的时间 命中时间失效损失 参数典型数值 块大小：4~128Byte 命中时间：1~4周期 失效损失： 访问时间：6~10个周期 传输时间：2~22个周期 命中率：80%~99% Cache容量：1KB~256KB 全相联映射 一个主存块可装入cache任意一行中。全全相联映射cache中，每行的标记用于指出该行取自主存的哪个块。因为每个主存块可能在任意一行中，所以，需要比较所有cache行的标记，因此，主存地址无须cache行索引，只有标记和快内地址两个字段. 在全相映射下，只要有空闲的cache行，就不会发生冲突，因而块冲突概率低 全相联方式 全相连映射硬件实现举例 举例 假设主存和Cache之间采用全相映射，块大小为4B，cache容量为64B，主存容量为256B。问： 1、主存地址如何划分？ 2、说明CPU对主存单元3C的访问过程？ Cache 16块 每块4B 主存：64块，每块4B 直接映射方式 直接映射的基本思想是把主存中的每一块映射到cache中固定行，也称模映射。 i(cache行号)=j(主存块号) mod m(总的cache块数) 举例 假设主存和Cache之间采用全相映射，块大小为4B，cache容量为64B，主存容量为256B。问： 1、主存地址如何划