长沙理工大学-简易数字信号传输性能分析仪E题.docxVIP

简易数字信号传输性能分析仪（E题）摘 要：设计了一个基于现场可编程门阵列（FPGA）简易数字信号传输性能分析仪。该测量仪包括数字信号发生器、伪随机信号发生器、模拟低通滤波器、数字信号处理电路,眼图测量电路部分五部分，分别完成数字信号和时钟信号的产生、模拟信道噪声、模拟传输信道幅频特性、数字信号处理眼图测量等功能。其中数字式信号发生器可以产生频率步进10KBPS可调的曼彻斯特编码的数字信号，也可产生同步时钟，伪随机信号发生器可以产生幅度可调得噪声信号，数字信号处理电路能对同步信号进行提取，均采用基于FPGA的数字技术实现，使得该系统具有抗干扰能力强, 可靠性好等优点。关键词：现场可编程门阵列（FPGA），数字式信号发生器，数字处理电路Abstract: The design of a field-programmable gate array (FPGA) simple digital signal transmission performance analyzer. The measuring instrument, including digital signal generator, pseudo-random signal generator, analog low-pass filters, digital signal processing circuit, the circuit part of the eye diagram measurement of five parts, the respective digital signals and clock signal generation, analog channel noise, analog transmission channel amplitude-frequency characteristics, digital signal processing features such as eye diagram measurements. Digital signal generator which can generate adjustable frequency step 10KBPS Manchester-encoded digital signal, can produce synchronous clock, the pseudo-random signal generator can generate noise signals were adjustable rate, digital signal processing circuit can sync signal extraction, are used FPGA-based digital technology, making the system has strong anti-interference capability, reliability and good. Keywords: field programmable gate array (FPGA), digital signal generator, digital processing circuits1.系统设计 1.1 设计要求 1．基本要求（1）设计并制作一个数字信号发生器： a）数字信号 V1为 f1(x) = 1+ x2 + x3 + x4+x8 的 m序列，其时钟信号为 V1-clock； b）数据率为 10~100kbps，按 10kbps步进可调。数据率误差绝对值不大于 1％； c）输出信号为 TTL电平。（2）设计三个低通滤波器，用来模拟传输信道的幅频特性：a）每个滤波器带外衰减不少于 40dB/十倍频程；b）三个滤波器的截止频率分别为 100kHz、200kHz、500kHz，截止频率误差绝对值不大于 10％；c）滤波器的通带增益 AF在 0.2~4.0范围内可调。（3）设计一个伪随机信号发生器用来模拟信道噪声：a）伪随机信号 V3为 f2(x) =x+x4+ x5+ x12的m序列；b）数据率为 10Mbps，误差绝对值不大于 1％；c）输出信号峰峰值为 100mV，误差绝对值不大于 10% 。（4）利用数字信号发生器产生的时钟信号 V1-clock进行同步，显示数字信号 V2a的信号眼图，并测试眼幅度。 2．发挥部分（1）要求数字信号发生器输出的 V1采用曼彻斯特编码。（2）要求数字信号分析电路能从 V2a中提取同步信号 V4-syn并输出；同时，利用所提取的同步信号 V4-syn进行同步，正确显示数字信号 V2a的信号眼图。（3）要求伪随机信号发生器输出信号 V3幅度可调，V3的峰峰