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并行输出寄存器的译码输出的Moore型有限状态机 在进行状态所存之前，先进行输出译码，然后再把 它所存到输出寄存器。 经过改进后，有限状态机增加了更多寄存器，占 用了更多资源。但是这种逻辑资源的牺牲可以换 来速度的提高。 次态 逻辑 状态 寄存器 输入 次态 现态 输出 时钟 复位 输出 逻辑 输出 寄存器 * 《CPLD技术及应用》教学课件 * 第三讲 VHDL应用设计实例 有限状态机FSM 有限状态机FSM 1.有限状态机的基本描述 2.有限状态机的同步输出和复位 3.改进的Moore型有限状态机 〇、有限状态机的简介 P206 基本概念 有限状态机用来实现一个数字电路设计的控制部分，与CPU 的功能类似，综合了时序逻辑和组合逻辑电路。 有限状态机与CPU功能比较 控制功能的实现 CPU通过操作指令和硬件操作单元。 有限状态机通过状态转移。 有限状态机适用于可编程逻辑器件。通过恰当的VHDL 描述和EDA工具综合，可以生成性能优越的有限状态 机，在执行时间、运行速度和占用资源等方面优于 CPU实现的设计方案。 有限状态机分类 Moore型有限状态机和Mealy型有限状态机。 Moore型有限状态机 P206 次态 逻辑 状态 寄存器 输出 逻辑 输入 次态 现态 输出 时钟 复位 Moore型：输出信号仅与当前状态有关。 Mealy型有限状态机 Mealy型：输出信号不仅与当前状态有关，还与所有 输入信号有关。 P206 次态 逻辑 状态 寄存器 输出 逻辑 输入 次态 现态 输出 时钟 复位 一、有限状态机的基本描述 描述规则： P206 至少包括一个状态信号，用来指定有限状态机的状态。 状态转移指定核输出指定，对应于控制单元中与每个控制步有关的转移条件。 时钟信号，用来进行同步。 同步或异步复位信号。 次态 逻辑 状态 寄存器 输出 逻辑 输入 次态 现态 输出 时钟 复位 Moore型有限状态机 1 进程1:次态、状态、输出 单进程描述方式 2 进程1：次态、输出逻辑 进程2：状态寄存器 双进程描述方式 3 进程1：描述次态逻辑 进程2：描述状态寄存器 进程3：输出逻辑 3进程描述方式 进程数 进程描述功能 描述方式 描述方式 有限状态机举例 设计一个存储控制器，它能够根据微处理器的读 周期或写周期，分别对存储器输出写使能信号we 和读使能信号oe。 控制器输入信号有3个： ready——微处理器的准备就绪。 read_write——微处理器读写信号。 clk——时钟信号。 控制器工作过程 等待ready信号有效。 控制器开始工作，在下一个时钟周期到来时判断本次 工作是读存储器还是写存储器。 根据read_write信号输出相应的控制信号。 当read_write＝‘1’时，读操作，oe=‘1’； 当read_write＝‘0’时，写操作，wr=‘1’ 处理结束，控制器进入闲置状态。 当读写操作结束，控制器回到限制状态。 有限状态机的状态 空闲状态idle 判断状态decision 读状态read 写状态write Ready=‘0’ Ready=‘0’ Ready=‘0’ 状态转移图 表明了有限状态机的状态和转移条件。 idle read write decision Ready=‘1’ Read_write=‘1’ Read_write=‘0’ Ready=‘1’ Ready=‘1’ 输出真值表 1 0 Write 0 1 Read 0 0 Decision 0 0 Idle we oe 所处状态 程序设计——3进程方式 实体定义 Entity store_controller is Port（ ready：in std_logic； clk： in std_logic； read_write：in std_logic； we，oe：out std_logic ）； End store_controller； 结构体定义 Architecture rtl of store_controller is Type state_tpye is（idle，decision，read，write）； Signal present_state，next_state ：state_type； Begin 后面进程描述中，注意敏感信号的选择。 Moore型有限状态机 次态 逻辑 状态 寄存器 输出 逻辑 输入 次态 现态 输出 时钟 复位 进程1——次态逻辑 Process（present_state，ready，read_write） Begin case present_stat