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基于ＵＶＭ 的存储控制器功能检验 　　引言 　　最近几年，随着超大规模集成电路制造工艺技术向65ns、45nm、28nm、20nm 的进步，多核SoC (MP-SoC)出现，专用集成芯片设计发展到更高的一个阶段，设计复杂度的提高迫切需要在功能验证方面有新的技术和方法学[1]。基于Sys-temverilog语言的 UVM (universalverificationmethodology)作为新一代验证方法学，吸取了 OVM、VMM、ERM 等验证方法优点，采用了最佳的验证框架去实现覆盖率驱动验证，它有效地结合了测试随机产生、自测试平台和随机化约束等特点，能满足大型复杂 SoC 设计的验证需求，大大缩短验证时间。相比于传统的定向验证方法[2-3]，UVM 验证方法学所产生的受约束随机激励增加了击中边界条件的可能性，能够更有效地发现设计中的缺陷。Systemverilog语言本身的面向对象风格使得 UVM 验证平台更具层次性，从而更有利于验证平台的维护、扩展和复用。由覆盖率驱动的 UVM 验证平台使验证过程更加直观、完整[4]。目前该行业标准由 Accellera组织负责维护和支持，许多EDA厂商如 Synopsys，Cadence，MentorGraphics均支持该方法学，并纷纷建立一套标准验证IP库 (VIP)，以减少用户开发复杂SoC的验证精力和时间。1UVM验证平台UVM 验证平台由一系列可重用的通用验证部件 (Univer-salVerificationComponent)组成，这些通用验证部件具有可配置性、封装成型、易于使用、可重用性高等诸多优点，每一个通用验证部件都拥有固定的结构，包括了一系列的组件去完成针对某一特定协议标准的仿真、检查、采集覆盖率[5]。常用的通用验证部件及其功能如表1的存储控制器功能验证 　　·835·据传给Driver。Driver将数据转换成满足特定传输协议的信号发送给被测模型 (DUT)，同时In_agent中的 Monitor会将这些信号重新转换成传输级模型 (TLM)数据并发送给Score-board以供参考。被测模型 (DUT)接收到由 Driver发送的激励信号后产生相应的输出信号，Out_agent中的 Monitor采样输出的信号转换成传输级模型 (TLM)数据并发送给Score-board。Scoreboard通过比较In_agent和 Out_agent中 Moni-tor发送的数据得出验证结果。图1典2存储控制器作为SOC的片上系统总线，AHB是 AMBA 总线协议的重要组成部分，主要用于连接 ARM 之类的高性能嵌入式处理器与片上存储控制器、DMA 控制器及其他控制接口[6]。采用时钟上升沿操作，支持流水线式的突发传输和分段式传输。AHB总线系统主要由3个部分组成：主机、从机、仲裁器。总线上的命令和地址信息由主机发出，从机响应。而仲裁器根据特定的优先级算法决定主机的总线使用权。AHB总线上一次完整的数据传输分为两个阶段：地址传输阶段和数据传输阶段，地址传输阶段由主机发出地址信号和控制信号，而在数据传输阶段由主机发出写入地址或从机返回读出数据和应答信号。AHB总线上基本的数据传输时序如图2所示。 　　存储控制器是挂在 AHB总线上的从机，能够根据 AHB总线上的地址信号访问外部不同的 RAM 或 ROM[7]。其结构图如图3所示。由于外部存储单元的带宽有限，AHB总线上的地址和数据信号需经过读写FIFO的缓存，以保证读写信号的完整性。存储控制器根据 AHB总线上主机发送的地址所在区间和读写控制信号来选通外部的EEPROM 阵列和SRAM 阵列进行读写操作。地址映射表如表2所示。图3存储控制器结构图表2存储控制器地址映射表地址区间 选通器件0000_0000H～0000_FFFFH EEPROM10001_0000H～0001_FFFFH EEPROM20002_0000H～0002_FFFFH EEPROM30003_0000H～0003_FFFFH EEPROM40004_0000H～0023_FFFFH SRAM10024_0000H～0043_FFFFH SRAM23基于 UVM 的验证平台设计UVM 开发过程是基于对象的编程，UVM 为开发者提供了大量成熟的库函数与基类，任何一个组件都是通过对 UVM库中的基类进行继承而得到的。本次设计的验证平台采用标准的 　　UVM 架构，其结构如图4所示，可以看到 UVM 验证环境与存储控制器 RTL之间通过接口连接在一起。UVM 验证环境是验证平台的核心部分，其中包括数据包、序列发生器、驱动器、监视器、计分板、覆盖率分析模块。图4基于 UVM 的存储控制器验证平台架构本设计中，