DDR3基础及设计中的SI和时序问题.docVIP

先看DDR2和DDR3的不同点数据率DDR2 400Mb/s – 800+Mb/sDDR3 800Mb/s – 1600+Mb/s电平 DDR2 1.8V 对低功耗有1.5V DDR3 1.5V 对低功耗有1.35V 驱动阻抗DDR2 18Ω 34ΩDDR3 34Ω 40Ω 可能会有48Ω Strobe类型DDR3 DQS DQ Strobe 只有差分DDR1 strobes 为单端信号DDR2 strobes 有单端，也有差分单端信号会增加额外的Derating差分strobe的好处抑制共模信号，抗干扰更高的电压裕量减小了因上升下降沿不对称引起的占空比抖动，改善时序DDR3的驱动能力DDR3 驱动有34欧姆和40欧姆DDR3 使用ZQ进行驱动校验，使公差更小34欧姆驱动一般用于2根插槽的系统对点到点的拓扑，40欧姆比较合适DDR3的ODT有20, 30, 40, 60, 120 欧姆使得对于不同的拓扑有更灵活的配置 如2个插槽的系统 动态的ODT对2个插槽的系统也很有用对于点对点的拓扑，60欧姆是比较合适的选择，有时候也使用120欧姆的。新增TVAC的要求：信号必须在VIH ac 以上，VIL ac 以下保持一定的时间这段时间叫做TVAC，它是跟信号转化速率相关的即使时序裕量是不满足，TVAC的要求也必须满足 Fly-by的时钟拓扑结构这种菊花链式的结构，能够获得更好的performance，能支持更快的速度 Write Leveling站在做系统设计的角度，DDR3在布线过程中也要求‘等长’，如果就此认为它跟DDR2一样的话，就错了。前面已经介绍过，对于UDIMM，时钟拓扑为fly-by，也就是时钟到每个SDRAM的长度都不一样，延时自然也不一样，而数据和选通信号STROBE在拓扑上看跟DDR2没啥区别，选通信号到每个SDRAM的长度是差不多的，延时自然也差不多。这样一来，时钟跟strobe之间的时序，如果真的跟DDR2一样的话，就肯定满足不了。一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training ，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。Read Leveling这个跟Write leveling相似DDR2时序分析。ddr2时序分析要包括几种信号间的关系，时钟和地址控制信号，数据和STROBE信号（写和读），时钟和STROBE。前仿真：在前仿真分析过程中，基本上的做法是每种关系，选定一组信号（如一个SDRAM上的一个时钟和一个地址信号），进行分析，然后将得到的时序约束关系应用到所有的相同信号（即分析一对数据和选通信号，然后得到的约束关系应用到所有64位数据信号）。之所以能这么做，是利用了DDR2的对称拓扑结构。后仿真：后仿真基本上也可以如前仿真那么做，每类信号选择一个典型的就可以。不过前提是PCB layout要做的好，也即对称要做的比较好。DDR3时序分析回顾了DDR2时序分析后，来看看DDR3有什么不同的地方。时钟和地址控制信号，由于采用了Fly-by的拓扑，信号到达每个SDRAM的延时都不一样，所以就不可能像DDR2那样只选定一个SDRAM进行分析，而是要分析每个SDRAM上时钟与地址信号，从量上来讲，如果DDR2只计算一次，则DDR3要计算N次（N为SDRAM个数）。数据和选通STROBE信号，由于拓扑没有变化，基本上分析方法跟DDR2差不多。时钟与STROBE信号，这个因为上面讲过的Write Leveling，相对来讲就不是那么容易。首先得知道控制芯片采用什么机制。一般有两种，一种是通过寄存器设置预先配置好每个Byte对应的数据延时，另一种是控制芯片在初始化时动态调节。对于第一种情况，相对又比较容易，把每个延时加到对应的DQS上，然后时序计算，同样的，如果DDR2只计算一次，这里就要计算N次。对于第二种情况，就复杂一点。你得知道控制芯片动态调节的范围（所以并不是这种情况下可以随意布线了），超过了这个范围，神仙也救不了了。还要知道动态调节的精度（想象一下模数转换），知道了这些，就可以根据每个SDRAM时钟和STROBE之间的延时差，得到一个调节量，相应的也就可以得到经过Training后的时序裕量了。时序这块讲的比较粗，慢慢体会吧。这里没有讲到的是Slew Rate Derating。DDR2和DDR