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VHDL程序填空 1、下面程序是一个16位数控分频器的VHDL描述，试补充完整。 __LIBRARY________ IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE _____IEEE.STD_LOGIC_UNSIGNED.ALL _______; ENTITY PULSE16 IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC; D : IN _STD_LOGIC_VECTOR(15 DOWNTO 0)__; FOUT : OUT STD_LOGIC ); END ENTITY; __ARCHITECTURE ___ one OF PULSE16 IS SIGNAL FULL : STD_LOGIC; BEGIN * P_REG: PROCESS(CLK) Variable___ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF _______load=’1’_____ THEN -- LOAD高电平置数 CNT16 := D; FULL <= '0'; ELSE IF CNT16 = "1111111111111111" THEN CNT16 := D; FULL <= '1'; ELSE CNT16 := _____ cnt16+’1’_____; -- 计数加1 FULL <= '0'; END IF; END IF; ___END IF ________; END PROCESS P_REG; * P_DIV: PROCESS(__FULL ______) -- 溢出信号为敏感信号 VARIABLE CNT2 : STD_LOGIC; BEGIN IF _FULL’event and full=’1’ ____ THEN -- FULL上升沿判断 CNT2 := NOT CNT2; FOUT <= CNT2; END IF; END PROCESS P_DIV; END; * 其实所谓“条件信号赋值语句”，不过是if语句与信号赋值语句的结合而已。一个并行的条件信号赋值语句是可以用一个进程来代替的：这个进程体是由if语句和信号赋值语句构成的。而所谓“选择信号赋值语句”，则是case语句与信号赋值语句的结合。一个并行的选择信号赋值语句也可以用一个进程来代替：这个进程体是由case语句和信号赋值语句构成的。看一下下面的例子：4选1多路选择器 * 4选1多路选择器  sel q 00 in0 01 in1 10 in2 11 in3 * 4选1多路选择器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 ISPORT（in0，in1，in2，in3：IN STD_LOGIC； sel：IN STD_LOGIC_VECTOR（1 DOWNTO 0）； q：OUT STD_LOGIC ）；END mux4； * ARCHITECTURE behav1 OF mux4 ISBEGINmux4_p1：PROCESS（in0，in1，in2，in3，sel）BEGINIF sel = ″00″ THEN q <= in0；ELSIF sel = ″01″ THEN q <= in1；ELSIF sel = ″10″ THEN q <= in2；ELSE q <= in3；END IF；END PROCESS mux4_p1；END behav1； * ARCHITECTURE behav2 OF mux4 ISBEGINq <= in0 WHEN sel = ″00″ ELSEin1 WHEN sel = ″01″ ELSEin2 WHEN sel = ″10″ ELSEin3； -- 这个条件信号赋值语句与进程mux4_p1等价END behav2； * ARCHITECTURE behav3 OF mux4 ISBEGINmux4_p2：P