数字电路逻辑设计 第五章 集成触发器.pptVIP

㈤电位触发方式的工作特性电位触发方式：当钟控信号CP=0时，触发器不接受输入激励信号，触发器状态保持不变。当钟控信号CP=1时，触发器接受输入激励信号，触发器状态发生改变。这种钟控方式称为电位触发方式。特点：在约定钟控信号电平周期(CP=1或０），触发器状态受输入激励信号影响；在非约定钟控信号电平周期，触发器状态不受输入激励信号影响。缺点：空翻。在CP=1且脉冲宽度较宽时，触发器将会出现连续不停的多次翻转。第29页，共73页，星期日，2025年，2月5日?时钟RS触发器接成计数触发器，在CP的高电平期间，R、S可多次变化，触发器的状态也随着变化多次。触发器没有实现一个时钟只变化一次状态的计数设计要求。对信号的敏感时间长，抗干扰能力差时钟RS触发器存在的空翻现象解决思路：主从结构边沿型第30页，共73页，星期日，2025年，2月5日、主从触发器㈠主从触发器的基本原理1、主从R～S触发器第31页，共73页，星期日，2025年，2月5日主从RS触发器（实用的RS－FF）（1）由两个钟控RS触发器组成主从RS触发器SCPRG8G7G9G5G61QQG3G1G2G4主触发器从触发器1Q’Q’CP=1时：主触发器根据R、S的状态触发翻转0从触发器的状态不变01CP=0时：主触发器的状态不受R、S的影响从触发器据Q’、Q’的状态翻转触发器在时钟脉冲的负跳沿触发翻转，输入信号在CP正跳沿前加入1SC11RQQ逻辑符号从触发器只是在CP为0时将主触发器的状态表现出来。所以主从RS触发器的描述与主触发器相同，即与时钟RS触发器的功能描述相同。时序动作特征：CP的高电平期间主触发器存储信号，在CP的低电平到来时从触发器状态变化第32页，共73页，星期日，2025年，2月5日⑵分析：主从触发器工作分两步进行。当CP=1时，主触发器接受激励信号，其状态为：S·R=0而从触发器状态不变。当CP=0时，从触发器接受激励信号，其状态跟随主触发器状态。而主触发器状态不变。第33页，共73页，星期日，2025年，2月5日⑶主从R～S触发器工作波形。RSQ主QCP第34页，共73页，星期日，2025年，2月5日2主从J～K触发器㈠、电路结构:将主从R～S触发器的输入信号接法改变一下，就构成了主从J～K触发器电路。将S=J，R=K，可得主从J～K触发器的状态方程：第35页，共73页，星期日，2025年，2月5日主从JK触发器主从RS触发器SR（2）利用两个输出端互补的特点，实现自我约束主触发器从触发器逻辑符号1)从主从RS触发器到主从JK触发器（1）主从RS触发器有约束条件：RS=0第36页，共73页，星期日，2025年，2月5日在CP=1期间主触发器的状态方程为：由上式可见，一旦在CP=1期间，主触发器接受输入激励信号发生一次翻转，主触发器状态就一直保持不变，也不再随输入激励信号J，K的变化而变化。这就是主触发器的一次翻转特性。㈡主从J～K触发器主触发器的一次翻转现象第37页，共73页，星期日，2025年，2月5日主从J～K触发器的工作波形：CPJKQ主Q第38页，共73页，星期日，2025年，2月5日这种主从J～K触发器要与表达式状态转移一致，要求在CP=1期间J，K信号不发生变化，这就使它的使用受到一定限制。而且这种触发器抗干扰能力差。第39页，共73页，星期日，2025年，2月5日㈢主从J～K触发器集成单元：

单74H71，双