第四章MOS逻辑集成电路.pptVIP

DRAM单元设计密度优值面积小、工艺简单性能优值CS/CB大设计改进把平板电容改为立体电容新材料：采用高介电常数介质立体电容和立体晶体管第28页，共62页，星期日，2025年，2月5日MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器第29页，共62页，星期日，2025年，2月5日SRAM的结构第30页，共62页，星期日，2025年，2月5日电路图第31页，共62页，星期日，2025年，2月5日工作原理静态存储方式（以双稳态电路作为存储单元）如图，共有六个管子组成保持状态时，字线WL为低电平，M5和M6都截止若单元原来存“0”，则V1=0、V2=VOH=VDD。M1导通、M2截止，维持V1=0若单元原来存“1”，则V1=1、V2=VOL=0。M3导通、M4截止，维持V1=1读操作时，选中单位的字线WL为高电平，M5和M6都导通，把单元的存储节点输出若单元原来存“0”，则M1和M5管导通，形成反向电位差若单元原来存“1”，则M2和M6管导通，形成正向电位差写操作时，选中单位的字线WL为高电平若写“1”，VBL=VOH、VBL=VOL，形成V1=1、V2=0若写“0”，VBL=VOL、VBL=VOH，形成V1=0、V2=1第32页，共62页，星期日，2025年，2月5日SRAM读操作读操作时，选中单元WL为高，M5，M6导通。位线BL，!BL预充到高电平。若读1，BL保持VDD，!BL通过导通的M1、M5放电，使!BL上的电位下降。若读0，！BL保持VDD，BL通过导通的M3、M6放电，使BL上的电位下降。SRAM读1在两侧位线上形成电位差读‘1’0读‘0’0为提高速度并不等一侧位线下降为低电平，而是只要位线间建立一定的信号差就送读出放大器，放大输出。需要灵敏放大器，不用再生第33页，共62页，星期日，2025年，2月5日SRAM写操作写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备好待写入的信号。写1，BL＝1＝VDD，写0，BL＝0。BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的状态无关。写操作结束后，双稳单元将信息保存。SRAM写0第34页，共62页，星期日，2025年，2月5日SRAM静态随机存取存储器工作原理不需要刷新。第35页，共62页，星期日，2025年，2月5日电路设计问题保持状态的稳定性反相器单元的转折电压工作速度重要的设计参数第36页，共62页，星期日，2025年，2月5日VDDGNDQQWLBLBLM1M3M4M2M5M66TSRAM第37页，共62页，星期日，2025年，2月5日电流镜负载CMOS差分放大器v1v2作用提高读出速度。放大微小的电压差。差分输入信号Vin＝v1－v2，放大后产生的差分输出电流为iout＝i1－i2i1i2IsVout＝RLiout?是M1，M2的导电因子要求：M4，M5完全对称。M1,M2完全对称为了在提高灵敏度的同时，又能抗干扰，有时采用二级放大第38页，共62页，星期日，2025年，2月5日SRAM及其外围电路位线负载晶体管列选择灵敏放大器（列公用）数据读写电路第39页，共62页，星期日，2025年，2月5日SRAM中的地址探测技术提高速度、节省功耗利用地址变化探测电路，一旦地址变化，产生ATD信号，并用ATD触发其它时钟及控制信号开始读/写操作。使SRAM工作于异步模式，按需操作，不必受同步时钟的控制。ATD为正脉冲时，SRAM开始工作第40页，共62页，星期日，2025年，2月5日MOS存储器存储器的分类和总体结构DRAMSRAM只读存储器ROM非易失性存储器第41页，共62页，星期日，2025年，2月5日ROM阵列例1高电平有效的行译码器多输入的或非门例2采用类NMOS结构由物理设计来完成第42页，共62页，星期日，2025年，2月5日结构与原理只读存储器（ROM)分为掩膜式编程式可擦写式掩膜和编程式ROM的结构第43页，共62页，星期日，2025年，2月5日NORROM选中的行Ri为高电平，其余维持低无nMOS的存“1”有nMOS的存“0”第44页，共62页，星期日，2025年，2月5日ROM的编程方式离子注入掩膜版编程通过离子注入产生增强和耗尽型MOSFET，用这两种晶体管表示所存的信息。有源区掩膜版编程通过有源区是否跨越多晶硅行线区分是否形成MOSFET。引线孔掩膜版编程通过MOSFET的漏是否有接