控制模块报告一.pdfVIP

添加控制模块报告一

一、总共有五种组合：

Dl_Control==0时（0）、（1）、（2）、（3）；

Dl_Control==1时（01）、（2）、（3）；

Dl_Control==2时（01）、（23）；

Dl_Control==3时（012）、（3）；

Dl_Control==4时（0123）；

二、思路：

一开始打算在DL_RX模块里面加控制信号，经过尝试，发现不好实现。后来是在G001_top

内加的控制信号。

具体实现方法是，把DL_RX模块产生的ram_rd_base_addr，dl_cnt_demod拉出来，经

过控制信号Control控制，生成相应的信号ram_rd_base_addr_control，dl_cnt_demod_control。

再在DL_RX中，加入一个输入端口，把生成的这两个信号送回DL_RX，同时送给UL_RX。

现在已经在之前综合好的工程中把相应的控制模块和信号加上了，然后用之前的仿真工

程仿真了一下，但是通过仿真怎么看是否符合要求有点疑问。

三、控制部分代码：

//addcontrolbegin

Reg[2:0]dl_control=3b0;//添加的控制信号

assigndl_rst=DR_rst||rst||dl_sft_rst||core_rst;

always@(posedgeclk_52morposedgedl_rst)

begin

if(rst)begin

ram_rd_base_addr_control_0=40b0;

ram_rd_base_addr_control_1=40b0;

ram_rd_base_addr_control_2=40b0;

ram_rd_base_addr_control_3=40b0;

dl_cnt_demod_control_0=16b0;

dl_cnt_demod_control_1=16b0;

dl_cnt_demod_control_2=16b0;

dl_cnt_demod_control_3=16b0;

//dl_cnt_demod=16b0;

end

elseif(dl_control==0)//0,1,2,3

begin

ram_rd_base_addr_control_0=ram_rd_base_addr_0;

ram_rd_base_addr_control_1=ram_rd_base_addr_1;

ram_rd_base_addr_control_2=ram_rd_base_addr_2;

ram_rd_base_addr_control_3=ram_rd_base_addr_3;

dl_cnt_demod_control_0=dl_cnt_demod_0;

dl_cnt_demod_control_1=dl_cnt_demod_1;

dl_cnt_demod_control_2=dl_cnt_demod_2;

dl_cnt_demod_control_3=dl_cnt_demod_3;

end

elseif(dl_control==1)//01,2,3

begin

ram_rd_base_addr_control_0=ram_rd_base_addr_0;

ram_rd_base_addr_control_1=ram_rd_base_addr_0;

ram_rd_base_addr_control_2=ram_rd_base_addr_2;

ram_rd_base_addr_control_3=ram_rd_base_addr_3;