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数字设计FPGA应用_电子科技大学中国大学mooc章节课后测试答案期末考试题库2024年

【图片】电路如图所示，是一个时钟同步状态机器，设计代码实现这个状态机，正确的是？

答案:moduleseq_1001(inputclk,x,outputz);??regq0=0;??regq1=0;??assignz=xq1q0;??????always@(posedgeclk)??begin?????q1=~x(q1^q0);?????q0=x|q1~q0;??end???endmodule

以下代码用于数码管位选，其中divclk是1K的时钟，问下列哪种描述是正确的always@(posedgedivclk)beginif(disp_bit=5)disp_bit=0;elsedisp_bit=disp_bit+1;case(disp_bit)3h0:begindisp_dat=dispdata[3:0];an=6b111110;end3h1:begindisp_dat=dispdata[7:4];an=6b111101;end3h2:begindisp_dat=dispdata[11:8];an=6b111011;end3h3:begindisp_dat=dispdata[15:12];an=6b110111;end3h4:begindisp_dat=dispdata[19:16];an=6b101111;end3h5:begindisp_dat=dispdata[23:20];an=6b011111;enddefault:begindisp_dat=0;an=6b111111;endendcaseend

答案:数码管位码低有效，一个时间点有一个数码管点亮，每6ms亮1ms

数码管显示部分代码always@(disp_dat)begincase(disp_dat)4h0:seg=8h3f;//显示04h1:seg=8h06;//显示14h2:seg=8h5b;//显示24h3:seg=8h4f;//显示34h4:seg=8h66;//显示44h5:seg=8h6d;//显示5011011014h6:seg=8h7d;//显示64h7:seg=8h07;//显示74h8:seg=8h7f;//显示84h9:seg=8h6f;//显示94ha:seg=8h77;//显示a4hb:seg=8h7c;//显示b4hc:seg=8h39;//显示c4hd:seg=8h5e;//显示d4he:seg=8h79;//显示e4hf:seg=8h71;//显示fendcaseend以下哪个描述是正确的

答案:如果disp_dat的值是7，那么数码管的段码被选通的数码管将显示7

在按键处理的代码中，btn是消抖后按键的输出高有效，假设高电平持续时间20毫秒。clk_x是1K的时钟assignb=btn_out0~btn_out1;always@(posedgeclk_x)beginbtn_out0=btn;btn_out1=btn_out0;end那么b上获得的是？

答案:1毫秒宽度的按键信号

reg[3:0]q=0;assignco=q[1];always@(posedgeclk)q=q+1;请问co是时钟的几分频

答案:4

代码如下：reg[3:0]q=0;always@(posedgeclk)q=q+1;问：16个时钟上升沿之后，q的值是？

答案:0

VerilogHDL语言中，assignf1=bc;如果b=1010c=1100,那么f1的值是

答案:1000

FPGA采用了逻辑单元阵列(LCA,LogicCellArray)的概念,内部不一定包含

答案:INTERNAT底层驱动模块

以下代码分析错误的是always@(qorent)【2】beginif((ent==1)(q==15))rco=1;elserco=0;end

答案:只要q及ent同时变化，那么如果ent为1及q为4b1111，那么rco为1

以下是case代码中的分析错误的是case(state)【6】state_A:beginstate=state_B;led=1;endstate_B:beginstate=state_C;led=0;endstate_C:begin