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数字电路与逻辑设计_南京邮电大学中国大学mooc章节课后测试答案期末考试题库2024年
己知TCP是8位逐次渐近型A/D转换器的输入时钟周期,则完成一次转换需要的时间是______TCP。
答案:9
在A/D转换器中,已知△是量化单位,若采用“四舍五入”方法划分量化电平,则最大量化误差为______△。
答案:1/2
数模转换器的输出为
答案:一种阶梯式输出,在接收到下一个数字代码之前,它在特定的电平上保持恒定。
为了便于数字实现,可以将部分积的一次多数相加改为累加操作。
答案:正确
如果乘数的第i位为0,则第i位的部分积为0。
答案:正确
两个n位的二进制数相乘,乘积有()位
答案:2r
在建立ASM图时,在起始点应安排一个状态框。
答案:正确
算法状态机图和算发流程图的都必须严格地规定完成各操作所需的时间及操作之间的时间间隔。
答案:错误
用方框图描述数字系统是一个自底向上的过程。
答案:错误
Intel2114是容量为1k×4位的MOS静态RAM,若要组成容量为8k×8位的存储器,至少需要Intel2114()片。
答案:16
一个有32768个基本存储单元的RAM,它能存储2048个字,则此存储器应有()根地址线,()字线,每个字是()位。(答案请用两个空格隔开)
答案:11204816
PAL有可编程AND阵列和固定的OR阵列组成。
答案:正确
RAM是随机地址存储器(randomaddressmemory)。
答案:错误
非易失的FPGA一般是基于反熔丝工艺的
答案:正确
CPLD、GAL、ROM和FPGA都属于可编程逻辑器件
答案:错误
如果电源移走,静态RAM中存储的数据将会丢失。
答案:正确
同步计数器克服了异步计数器遇到的延迟问题,因为。
答案:输入时钟脉冲同时应用于计数器每一级。
计数器采用如下方式级联,现态Q7...Q0为00001110,CP上升沿之后,状态Q7...Q0是____。【图片】
答案:00011111
最简与或式的标准是____。
答案:表达式中的乘积项数最少_每项中的变量最少
一个有8192个基本存储单元的RAM,它能存储2048个字,则此存储器的每个字是______位。
答案:4
Intel2114是容量为1k×4位的MOS静态RAM,若要组成容量为8k×8位的存储器,至少需要Intel2114______片。
答案:16
GAL16V8包含8个类PAL块,每个类PAL块的与门阵列中包含8个32输入与门,共可实现______个乘积项。
答案:64
十进制数(7.5)10对应的二进制数是()2。
答案:111.1000
建立ASM图时,相邻数个周期内的操作也可以放在同一个状态框内表示。
答案:错误
算法流程图必须要与电路的时序严格对应起来才有效。
答案:错误
有无控制器是区别数字系统和简单逻辑部件的标志。
答案:正确
用ROM实现组合逻辑时需将函数化简为最简与或表达式。
答案:正确
PROM的与、或阵列都可以编程。
答案:错误
并联比较型A/D转换器转换速度比逐次渐近型快。
答案:正确
顺序脉冲信号发生器可以用环形计数器电路构成。
答案:正确
电路如下图所示,下列说法正确的是________。【图片】
答案:具备自启动性_模值为13的计数器
若用DFF设存型序列信号发生器,则下列说法正确的是________。
答案:电路一个周期包含8个状态_需选用4级DFF
在A/D转换器电路中,若输入信号的最大频率为10kHz,则取样脉冲的频率至少应为____KHz。
答案:20
一位8421BCD码计数器至少需要个触发器。
答案:4
下列各项中,是8421BCD计数器的无效输出状态。
答案:1110
一个模32二进制计数器至少需要多少个触发器。
答案:5
异步时序电路和同步时序电路比较,其差异在于前者。
答案:没有统一的时钟脉冲控制
下列触发器中,不可作为同步时序逻辑电路的存储器件的是。
答案:基本SR触发器
当集成维持—阻塞D型触发器的异步置1端【图片】时,则触发器的次态______。
答案:与CP和D无关
构成半导体数码管显示线段的元件是______。
答案:发光二极管
组合逻辑电路中出现竞争-冒险的原因是______。
答案:电路中存在延迟
一个数据选择器的地址输入端有4个时,数据输入端有______个。
答案:16
假设输入A、B、C中只要有两个或者三个输入为1,则输出为1,该电路的逻辑功能可能为______。
答案:三人表决器
当使能端【图片】取值为______时,译码器74LS138处于允许译码状态。
答案:100
译码器74LS138处于译码状态时,当输入A2A1A0=001时,输出【图片】为______。
答案:111
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