数字电路分析与设计实验_浙江大学中国大学mooc章节课后测试答案期末考试题库2024年.docxVIP

数字电路分析与设计实验_浙江大学中国大学mooc章节课后测试答案期末考试题库2024年.docx

此“教育”领域文档为创作者个人分享资料,不作为权威性指导和指引,仅供参考
  1. 1、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多

数字电路分析与设计实验_浙江大学中国大学mooc章节课后测试答案期末考试题库2024年

用Quartus软件进行设计时,新建原理图文件的后缀名是

答案:.bdf

集成电路型号“SN74LS00N”与“DM74LS00N”的区别在于

答案:生产厂家不同

双通道示波器在同时观察两路信号时,下列说法正确的是:

答案:由于两个探头的接地端都和示波器内部的参考电位相连,故只需将其中一个探头的参考端与被测信号的参考电位相连接即可。

用Quartus软件进行设计时,波形分析文件的后缀名是

答案:.vwf

74161计数器的控制(CTT、CTP)端的描述正确的是

答案:低电平时计数保持

74161计数器的置数方式是

答案:同步

74161计数器的清零方式是

答案:异步

设计一个6进制计数器,需要几片74LS74?

答案:2

三相脉冲实验中当出现000和111状态时,为了将【图片】置成100有效状态,则下列哪个描述是正确的

答案:,

针对该程序段下述描述正确的是architectureBehavioralofclk1hzisconstantm:integer:=3;signaltmp:std_logic;beginprocess(clk,tmp)variablecout:integer:=0;beginifrising_edge(clk)thencout:=cout+1;ifcout=mthentmp=0;elsifcoutm*2thentmp=1;elsecout:=0;endif;endif;endprocess;clock1hz=tmp;endBehavioral;

答案:变量值可以传递给信号,而信号值不能传递给变量

针对该程序段下述描述正确的是ARCHITECTUREBehavioralOFD_VHDLISsignalTMP:STD_LOGIC;BEGINPROCESS(clr,ena,clk,d_in)BEGINIFclr=0THENTMP=0;ELSIFena=0THENTMP=1;ELSIF(clkEVENTANDclk=1)THENTMP=d_in;ENDIF;ENDPROCESS;q=TMP;nq=notTMP;ENDBehavioral;

答案:用进程描述具有清零功能、上升沿触发的D触发器

针对该程序下述描述正确的是PROCESS(clk,rst)BEGINIF(rst=0)THENq=0000;ELSIF(clkeventANDclk=1)THENq=q-1;ENDIF;ENDPROCESS;

答案:rst为0时实现异步清零

某同学设计的VHDL部分源码如下,试问下述描述正确的是【b】P1:process(clk_in)variablecnt:naturalrange0to19;beginifrising_edge(clk_in)thenifcnt=div_numthencnt:=0;elsifcnt=div_num/2thenclk_out=0;cnt:=cnt+1;elseclk_out=1;cnt:=cnt+1;endif;endif;endprocessP1;

答案:div_num在port内定义为in

某同学设计的VHDL部分源码如下,试问下述描述正确的是PROCESS(clk,clr,tmp)BEGINIFclr=1THENtmp=0000;ELSIF(clkEVENTANDclk=1)THENIFena=1THENIF(tmp=1000)THENtmp=0000;ELSEtmp=tmp+1;ENDIF;ENDIF;ENDIF;q=tmp;ENDPROCESS;

答案:tmp需定义为signal?tmp:STD_LOGIC_VECTOR(3downto0);

同学设计的VHDL部分源码如下,为了实现8位数奇偶判断电路,试下述功能描述正确的是:Architectureaofxor8aaisSignalz1,z2:std_logic;Componentxor4cPort(a:INSTD_LOGIC_VECTOR(3Downto0);z:outstd_logic);endcomponent;Begin

答案:U1:xor4cPortmap(a,b,c,d,z1);???????U2:xor4cPortmap(e,f,g,h

文档评论(0)

大学文档 + 关注
实名认证
文档贡献者

大学教材网课参考答案文档

1亿VIP精品文档

相关文档