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数字逻辑设计_哈尔滨工业大学中国大学mooc章节课后测试答案期末考试题库2024年

关于PROM、PLA和PAL，下列说法错误的是（）。

答案:PLA与PROM的与门阵列都是固定连接，不可编程的。

利用ROM实现以下逻辑函数，下面所给设计存在错误的是（）。【图片】

答案:该ROM需要3根地址线，4位输出线。

需要多大容量的ROM可以实现4个五变量的逻辑函数？（）

答案:32字*4位

ROM主要由（）和（）两部分组成。

答案:地址译码器；存储矩阵

由74LS194构成的时序电路如下，若初始状态寄存器输出端【图片】，分析输出端【图片】状态转换情况。（）【图片】

答案:输出端的状态转换情况：

A,B是某同步时序逻辑电路的2个输入端，Z为输出。下面给出的是该电路的最简状态表，若状态分配为：S1——11，S2——10，S3——01。现有某触发器(下降沿工作)，该触发器有两个输入端L和M，功能如下表所示。现利用该触发器及最少的逻辑门设计实现上述同步时序电路,下面给出的设计结论正确的是（）。【图片】【图片】

答案:驱动方程及输出方程：L2=A’M2=Y1+B’L1=B’M1=Y2’+B’Z=BY1’

某时序电路如下图所示，电路由1片4位二进制计数器、1片3线-8线译码器、1片8D锁存器组成，下面给出的分析正确的是（）。【图片】

答案:电路的输入输出波形图：

下图表示一个3位移位寄存器，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析正确的是（）。【图片】

答案:状态转换图：

JK触发器在CP脉冲作用下，欲使Qn+1=Qn，则输入信号应为（）

答案:J?=?Qn，K?=?Qn

给定某JK触发器的输入波形，设触发器的初态为“0”。下面给出的结论正确的是（）。【图片】

答案:下降沿触发的JK触发器的输出波形应该如下图所示：

下面给出的电路中，不能正确描述其功能的是（）。【图片】

答案:如果AB=1X，输出端Z的值不确定。

下图所示电路的逻辑表达式是()。【图片】

答案:F1=AB+AB,F2=AB

下列几种说法中正确的是（）。

答案:逻辑函数的最简或与式（和之积）不一定是唯一的。_逻辑函数的标准与或式是唯一的。_逻辑函数的卡诺图是唯一的。

简化如下电路，要求化简后用到的逻辑门的数量最少，并且不改变器件结构（不能改变原题中的逻辑门特征，即只有与门、或门、非门三种逻辑门，并且每个逻辑门的输入端不能超过2个）。【图片】

答案:F3=(AB+C)D

下面电路的输出结果是()。【图片】

答案:Z=ABC

在PAL、GAL、PROM及基于查找表技术的FPGA这四种器件中,输出可编程的器件是（）。

答案:GAL和FPGA

有三种逻辑部件PROM,PLA及PAL，其中利用()设计组合逻辑电路时，必须将待设计的逻辑函数表达式转换为最小项之和的形式。

答案:PROM

关于存储器扩展，下列说法错误的是（）。

答案:对存储器进行“字扩展”：扩展前后存储器每个存储单元中存储数据的位数不变，只改变存储器存储单元的数量（字数），各个存储器芯片可以共用片选信号，不需要加以区分。

利用ROM实现以下逻辑函数，下面所给设计正确的是（）。【图片】

答案:设计完成的ROM阵列图为：

由移位寄存器及四选一数据选择器构成的电路如下图所示，【图片】是寄存器的数据并行输出端，初始值为0000。ABCD是数据并行输入端，SI是串行输入端，M和N是方式控制端,功能表如下图所示。下面给出的对该时序电路的分析正确的是（）。【图片】【图片】

答案:是摩尔型时序逻辑，状态转换图为：

用JK触发器设计一个米里型1011序列检测器，X为输入端，如下图所示：【图片】若状态设定为：S0：初始状态及检测成功状态S1：输入一个1后的状态S2：输入10后的状态S3：输入101后的状态，此时再输入1，电路输出Z=1。下面给出的设计正确的是（）。

答案:状态图：

某异步时序电路的最简状态如下图所示，其中X1和X2为两个输入端，Z为输出。若状态编码给定为：S1——11，S2——01，S3——10。试用上升沿触发的D触发器及相应的逻辑门设计该异步时序的最简电路。下面给出的设计过程正确的是（）。【图片】

答案:驱动方程及输出方程：

JK触发器在CP时钟脉冲作用下，要使【图片】,则输入信号可以是（）。

答案:J=Q,K=0

边沿触发方式的JK触发器的状态方程为:【图片】则下面J和K的取值正确的是（）。

答案:J=B，K=（AC+B)

利用一片双4选1数据选择器74HC153连接的电路如下图所示，其中【图片】是选择控制端，下面给出的分析过程正确的是（）。【图片】

答案:输出端Y2=AB+AB

利用最少的JK触发器和