湖北理工炀数字电子钟设计和实现.docxVIP

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2018-06-06 发布于上海
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湖北理工炀数字电子钟设计和实现.docx

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实验报告学生姓名：实验项目：数字电子钟的设计与实现实验时间：实验地点：K4-207指导老师：杨斐实验目的及要求1.学习数字电子时钟的层次化设计方法 2.进一步掌握计数器的设计方法以及掌握元件调用方法。二、实验内容1.VHDL设计方法完成60进制加法计数器cnt60。解答：源代码：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CENT60 IS PORT(EN,RESET,LOAD,CLK:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CO:OUT STD_LOGIC; QH,QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END CENT60; ARCHITECTURE ART OF CENT60 ISBEGIN CO=1WHEN(QH=0101AND QL=1001AND EN=1) ELSE 0;PROCESS(CLK,RESET)BEGIN IF(RESET=1)THEN --异步复位 QH=0000; QL=0000; ELSIF(CLKEVENT AND CLK=1) THEN --同步置数 IF(LOAD=1)THEN QH=D(7 DOWNTO 4); QL=D(3 DOWNTO 0); ELSIF(EN=1) THEN --模60的实现 IF(QL=9)THEN QL=0000; IF(QH=5)THEN QH=0000; ELSE --计数功能的实现 QH=QH+1; END IF; ELSE QL=QL+1; END IF; END IF; --END IF LOAD END IF; --END IF RESET END PROCESS;END ART;（2）仿真结果：运行结果分析：2. VHDL设计方法完成24进制加法计数器cnt24。源代码：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT24 IS PORT(EN, RESET , LOAD, CLK:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CO:OUT STD_LOGIC; QH, QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT24; ARCHITECTURE ART OF CNT24 ISBEGIN CO=1 WHEN(QH=0010AND QL=0011AND EN=1) ELSE 0 ; PROCESS(CLK,RESET)BEGIN IF(RESET=1)THEN --异步复位 QH=0000; QL=0000; ELSIF(CLKEVENT AND CLK=1) THEN --同步置数 IF(LOAD=1 AND D(7 DOWNTO 4)0011 AND D(3 DOWNTO 0)0011)THEN QH=D(7 DOWNTO 4); QL=D(3 DOWNTO 0); ELSIF(EN=1) THEN --模60的实现 IF(QH=0010 AND QL=0011)THEN QL=0000; QH=0000; ELSIF(QL=1001)THEN QL=0000; QH=QH+1;