第十三章 1 8位并行预置加法计数器的设计 VHDL语言 ppt.pptVIP

13．1 8位并行预置加法计数器设计 例13-1描述的是一个含计数使能、异步复位和计数值并行预置功能的8位加法计数器。其中d (7 DOWNTO 0)为8位并行输入预置值；ld，ce，clk，rst分别为计数器的并行输入预置使能信号、计数时钟使能信号、计数时钟信号和复位信号 ;例13-1：文件名：counter．vhd LIBRARY IEEE； USE IEEE．STD_LOGIC_1164．ALL； USE IEEE．STD_LOGIC_UNSIGNED．ALL； ENTITY counter IS PORT(d：IN STD_LOGIC_VECTOR(7 DOWNTO 0) ； ld，ce，clk，rst：IN STD_LOGIC； q：OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； END counter；;ARCHITECTURE behave OF counter IS SIGNAL count：STD_LOGIC_VECTOR( 7 DOWNTO 0)； BEGIN PROCESS(clk，rst) BEGIN IF rst=’1’ THEN count=(OTHERS=’0’) ； ELSIF RISING_EDGE(Clk) THEN IF ld=’1’ THEN count=d ； ELSIF ce =’1’ THEN count= count+1； END IF； END IF； END PROCESS； q=count； END behave； ;13．2 位宽可预置中断处理器设计 中断处理器例13-2的设计利用了”IF—THEN—ELSE语句结构，使得很容易地实现了nmi、float、int和peripheral 4个中断请求信号的能按优先顺序分别进行处理，程序中使用了类属语句，使此中断处理器可根据实际情况容易地改变地址位宽；程序中还使用了数据类型转换函数CONV_STD_LOGIC_VECTOR(X，Y)。;LIBRARY IEEE； USE IEEE．STD_LOGIC_1164．ALL； USE IEEE．STD LOGIC_ARITH．ALL； ENTITY interrupt IS GENERIC(msb：INTEGER：=15)； PORT(nmi，float，int，peripheral：INT STD_LOGIC； Flush_cache：OUT STD_LOGIC； Goto_addr：OUT-_STD_LOGIC(msb DOWNTO 0)) ； END interrupt；;——调用类型转换函数将整数类型的地址值, 将“address”转化成“msb+l”位标准矢量位值 Goto_addr=CONV_STD_LOGICVECTOR( address,msb+1); END PROCESS; END behave;;13．3 静态随机存储器（SRAM）设计 静态随机存储器SRAM电子线路中是存储数据的重要器件，它由锁存器阵列构成，它的界面端口由地址线、数据输入线、数据输出线、片选线、写入允许线和读出允许线??成。 SRAM根据地址信号令经由译码电路选择欲读写的存储单元。 ; 例13-3描述的SRAM具有4位二进制地址线、8位二进制输入输出数据线，即存储 空间为主16x8bit，它的地址线是将数据读入和数据输出端口分开的(许多SRAM的数据端 口的读写功能是合二为一的，即为双向口)。程序中有两个进程，一个是数据写入进程WRITE，该进程设置条件为wr=’0’的IF_THEN不完整的条件语句，锁存器阵列，wr作为锁存控制信号，当wr=’0’时，在满足条件(cs=’0’ and rd=’1’)时将外部8位数据din锁进指定地址adr的RAM单元中；而当满足;条件(rd=’0’ and cs=’0’ and wr=’1’)时，此SRAM将指定地址adr