计数器及数码显示综合设计(二).docVIP

北 华 航 天 工 业 学 院 综合实践总结报告 综合实践名称： EDA技术与实践 计数器及数码显示综合设计（二） 综合实践地点、时间 教二EDA实验室  11-12-2学期第12~15周 专业班级： 10241 姓名： 学号： 201030241 同组人员： 指导教师姓名： 薛瑞 完 成 时 间： 2012 年 5 月 日 目 录 课程设计概述 方案设计与论证 综合实践的目的 综合实践理论基础和核心内容 五、综合实践具体内容和记录（图、表或程序等） 六、综合实践所需仪器设备 七、参考资料 八、心得体会 一、课程设计概述 对可编程器件FLEX10k84_3编程下载十二进制和六十进制可逆计数器分时显示及译码电路模块的顶层文件，根据分配的引脚连接硬件电路。硬件电路中由四个数码管来分时显示十二进制、六十进制可逆计数器的计数脉冲。将使能端、清零端分别接三个开关控制计数的启停、清零、六十进制可逆计数器的加减。位选信号的频率5MHZ实现数码管显示不闪烁，计数脉冲的频率较小为1.25HZ。实验中的数码管是共阴极由三—八译码器来输出低电平控制数码管的公共端使数码管可以显示计数脉冲。用了三个数码管对应实验箱上的6 7 8三个第6个显示的是十二进制的计数器 第七个显示六十进制的高位 第八个显示六十进制的低位 二、方案设计与论证 本次设计中将任务分成几个部来完成分别是：十二进制计数器、六十进制可逆计数器、译码部分、时间扫描模块和顶层文件 十二进制计数器：在这个部分中要实现带使能输入、同步清0的增1十二进制的计数器计数功能。使能端en低电平有效计数器开始计数，高电平停止计数，清零端rst高电平清零低电平正常计数。 六十进制可逆计数器：在这个部分中要实现带使能输入、同步清0的增1六十进制的可逆计数器计数功能。计数部分分为计数的个位和十位，使能端en低电平有效计数器开始计数，高电平停止计数，清零端rst高电平清零低电平计数，可逆计数器的控制端up_down低电平实现加法计数器的功能，高电平实现减法计数器的功能。 分时扫描及译码部分：在这个部分需设计一个共阴7段数码管控制接口，在时钟信号的控制下，分时选择数码管显示相应计数器的计数脉冲，使4位数码管动态刷新显示两个计数器的计数结果，并将送来的计数器的计算值转换为相应的段码在数码管上显示计数脉冲的个数。 顶层文件：在这一部分确定上述几个部分中相应输入输出端口的连接关系。 三、综合实践的目的 1．熟悉MAX+PLUSⅡ工具软件 2．熟悉VHDL语言设计 3．学习EDA课程的综合设计 4．学习计数器的VHDL语言设计 5．了解器件编程和下载及硬件接口连接. 四、综合实践理论基础和核心内容 1. 学习EDA开发软件和MAX+PLUSⅡ的使用方法，熟悉可编程逻辑器件的使用。 2. 根据系统设设计要求，系统的底层设计主要有十二进制计数器模块，六十进制可逆计数器模块，时间扫描模块，七段译码显示模块， 3. 顶层设计 五、综合实践具体内容和记录（图、表或程序等） 5.1十二进制计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter12 is port(clk,en,rst:in std_logic; q12l,q12h:out std_logic_vector(3 downto 0)); end counter12; architecture fun of counter12 is signal q11,q22:std_logic_vector(3 downto 0); begin process(clk) begin if clkevent and clk=1