chapter 3.2 VHDL语言.pptVIP

3.3.1 并行语句(Concurrent Statements)  在结构体中的执行是同时进行，执行顺序与书写顺序无关。 一.并行信号赋值语句(Assignment Statements) 1.简单赋值语句 目标信号名 = 表达式 3.条件信号赋值语句(Conditional Signal Assignment)格式如下：赋值目标信号 = 表达式1 WHEN 赋值条件1 ELSE 表达式2 WHEN 赋值条件2 ELSE    表达式n WHEN 赋值条件n ELSE  表达式； 各赋值语句有优先级的差别，按书写顺序从高到低排列； 各赋值条件可以重叠。 2. 进程的工作原理 3. 进程与时钟 在每个上升沿启动一次进程（执行进程内所有的语句）。 4.进程的启动 当process的敏感信号参数表中没有列出任何敏感信号时，进 程通过wait语句启动。 三.元件例化语句(Component Instantiations) 元件例化引入一种连接关系，将预先设计好的下层设计实体（元件）连接成更大规模的上层设计实体。 它由元件定义语句和元件例化语句构成。前者说明被调用元件的端口特性，后者说明被调用元件与当前设计实体如何连接。 其格式如下： 3.3.2 顺序语句（Sequential statements） 顺序语句仅出现在进程和子程序(Subprogram)中,子程序又包括过程(Procedure)和函数(Function)。 顺序语句综合后，映射为实际的门电路，系统一上电，门电路开始工作。电路可实现逻辑上的顺序执行，实际上所有门电路是并行工作的。 顺序语句包括 1. 赋值语句 2. 流程控制语句(IF,CASE,LOOP,NEXT,EXIT) 3. 空操作语句 4. 等待语句 5. 子程序调用语句 6. 返回语句 一. 赋值语句 2. 直接回复到其他已设定的状态。 如WHEN OTHERS=State= St0 ；四.状态机设计与寄存器1. 对于所有可能的输入条件，当进程中的输出信号如果没有被完全地与之对应指定，此信号将自动被指定，即在未列出的条件下保持原值，这意味着引入了寄存器。2. 在状态机中，如果存在一个或更多的状态没有被明确指定转换方式，或者对于状态机中的状态值没有规定所有的输出值，就可能引入寄存器。 3.5.1 仿真激励信号的产生 在进行仿真时，需要在输入端加激励信号。有多种方法可以产生仿真驱动信 号。下面通过一个4位加法器的仿真实例，介绍两种激励信号的产生方法。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADDER4 IS PORT ( a, b : IN INTEGER RANGE 0 TO 15; c : OUT INTEGER RANGE 0 TO 15 ); END ADDER4; ARCHITECTURE one OF ADDER4 IS BEGIN c = a + b; END one; 方法一：用VHDL程序产生激励信号 分为两步: ENTITY SIGGEN IS PORT ( sig1 : OUT INTEGER RANGE 0 TO 15; sig2 : OUT INTEGER RANGE 0 TO 15 ); END; ARCHITECTURE Sim OF SIGGEN IS BEGIN sig1 = 10, 5 AFTER 200 ns, 8 AFTER 400 ns; sig2 = 3, 4 AFTER 100 ns, 6 AFTER 300 ns; END; ENTITY BENCH IS END; ARCHITECTURE one OF BENCH IS COMPONENT ADDER4 PORT ( a, b : IN INTE