高效率比较器的设计.DOCVIP

高效率比较器的设计 李伟尧（湘潭职业技术学院信息工程系 湖南 湘潭 411102） 摘要:在应用VHDL硬件描述语言设计比较器时，为了提高器件的运行速度，节省CPLD硬件资源，降低设计成本，提出了应用字比较方式设计比较器的方法，通过实例分析，对采用字比较与位比较设计方法设计的比较器进行了对比分析，说明了为什么比较器要采用字的比较方式，另外，本文还阐述了几种提高比较器效率的设计方法。 关键词:比较器；字比较；位比较；VHDL语言；CPLD 引言 　　应用VHDL硬件语言设计数字电路时，经常要用比较方式进行条件判断，并选择满足条件的分支执行。优化设计比较器，提高比较器的效率，不但可以使程序更精练、可靠，提高器件的运行速度，还可以节省硬件资源，减小使用门的数目，降低成本等。 在VHDL硬件描述语言中，条件信号是可以被赋值的[1]。在仿真过程中，不管条件信号是否发生了变化，仿真器总是需要经常检测条件信号的当前状态，如果VHDL程序中没有敏感信号列表时，就会导致仿真耗费的时间增多，因而必须充分考虑仿真耗时问题；如果采用位比较方式，存在一些合成器不能对位比较方式进行有效优化的问题，譬如使用HMAP；还有采用字比较方式进行设计的。在这样一些设计方式中，究竟哪种方式能实现高效率低成本呢？本文针对一个8bit比较器的设计过程，应用位比较方式和字比较方式进行程序设计和仿真研究，探索一种既能高速运行、又能节省硬件资源的高效设计方法。 设计实例 以下二个程序采用二种不同的表达方式[2]，描述了同样功能的一个８bit比较器。第一个程序（COMPARATOR＿Ａ）采用位比较器方式，在程序中输入信号量ain1与另一个输入信号量ain2在FOR语句循环中逐位的进行比较，8bit循环了8次（I in 7 to 0 loop）；第二个（COMPARATOR＿B）程序采用字比较方式，该程序首先给输出值设置了一个缺省值“1”，然后直接进行字比较(if(bin1/=bin2)then)，因此IF语句中没有ELSE子句，也没有（COMPARATOR_A）中的循环比较语句。 程序1 程序2 Library ieee; Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_1164.all Entity comparator_a is Entity comparator_b is Port(ain1,ain2:in std_logic_vector(7 downto 0); Port(bin1,bin2:in std_logic_vector(7 downto 0); Aout:out std_logic); Bout:out std_logic); End comparator_a; End comparator_b; Architecture rtl of comparator_a is Architecture rtl of comparator_b is Begin Begin Process(ain1,ain2) Process Begin Begin Aout=’1’; Bout=’1’; For I in 7 to 0 loop If(bin1/=bin2)then If (ain1(I)/=ain2(I)then Bout=’0’; Aout=’0’; End if; Exit; End Process; Else null; End rtl; End