hliu-zy第3章【徐俸】02-运算器.pptVIP

ALU和运算方法 预备知识： 基本逻辑运算与基本逻辑门电路 与门、或门、非门 与非门、或非门、异或门 问题1：各种门电路的功能及符号表示？ 组合逻辑电路： 一位全加器 问题2：该组合逻辑的逻辑表达式是什么？所需要的门电路有哪些？ 多功能算术/逻辑运算单元 基本思想 一位全加器 一位算术/逻辑运算单元： 不将Ai，Bi直接进行全加，而将Ai，Bi由参数S0，S1，S2，S3进行控制，组合成Xi，Yi然后和Ci通过全加器全加 输入： Ai、Bi(在S0 S1 S2 S3控制下) 全加器输入：Xi 、 Yi 、Ci 输出： F= Xi⊕Yi⊕Ci Ci+1= XiYi+(Xi⊕Yi)Ci 练习 P130：5 关于状态位的产生 每个状态??状态寄存器的一位 状态位产生练习： 有一8位补码机器，机内两个数分别为： A=0 0001110，B=1 1110001， 求A+B的运算结果，并给出相应的结果状态位。 运算方法作业： 第三章P129 定点数运算：3、4 浮点数运算：5 * 第二节 算术逻辑部件ALU和运算方法 内容： 算术逻辑运算部件ALU 定点数运算方法 浮点数运算方法 重点： 定点数运算方法 浮点数运算方法 第二节 算术逻辑部件ALU和运算方法 算术逻辑部件ALU主要完成对二进制代码的定点算术运算和逻辑运算。 3.2.1 算术逻辑部件ALU 算术逻辑部件ALU的硬件实现涉及三个问题： （1）如何构成一位二进制加法单元，即一位全加器。 （2）n位全加器连同进位信号传送逻辑，构成一个n位加法器。 （3）以加法器为核心，通过输入选择逻辑扩展为具有多种算术和逻辑运算功能的ALU。 1．全加器 全加器逻辑图 和 进位 通常逻辑门电路都存在延迟时间，全加器电路就是一个延迟部件，正是这个延迟特性将影响全加器的速度。 问题：根据上图，试画出两位全加器的完整逻辑图 2．串行进位与并行进位 （1）串行进位公式 设相加的两个n位操作数为: 进位信号的逻辑式 由于串行进位的延迟时间较长，所以在ALU中很少采用纯串行进位的方式。但这种方式可节省器件，成本低，在分组进位方式中局部采用有时也是可取的。 为了提高并行加法器的运算速度，就必须解决进位传递的问题。方法是让各级进位信号同时形成，而不是串行形成。 ? 并行进位 先行进位 同时进位 虽然并行进位加法器的运算速度快，但这是以增加硬件逻辑线路为代价的。 两种常用的分组进位结构是： 组内并行、组间串行的进位链。 组内并行、组间并行的进位链。 （2）并行进位公式 2．串行进位与并行进位 Ai、Bi在S0，S1，S2，S3 控制下与F不再是单纯的求和，而是可以实现多种运算 输入： Ai、Bi 输出： F=Xi⊕Yi⊕Ci Ci+1= XiYi+YiCi+Ci Xi 3.2.2 定点数运算方法 数值运算的核心是指加、减、乘、除四则算术。由于计算机中的数有定点和浮点两种表示形式，因此相应有定点数的运算和浮点数的运算。 1．定点加减运算 （1）补码加减运算 ① 补码加法运算 [X +Y ]补 = [X ]补 +[Y ]补 ② 补码减法运算 [X–Y ]补 = [X ]补+[-Y ]补 ③ 补码运算规则： ? 参加运算的操作数用补码表示。 ? 符号位参加运算。 ? 若指令操作码为加，则两数直接相加； 若操作码为减，则将减数连同符号位一起变反加1后再与被减数相加。 ? 运算结果用补码表示。 【例3-3】 [X ] =[Y ] 求[X+Y ] ，[X-Y ] 。 [-Y]补=对[Y]补取反加一 （2）溢出判别 在什么情况下可能产生溢出? 例：设定点整数字长8位，补码表示（最高位为符号位），表示范围为-128?127，运算结果超出此范围就发生溢出。 0 0011111 [31]补 0 0001101 [13]补 1）31 +13=44 0 0101100 [44]补 2）-31 +（-12）=-43 0 1111111 [63]补 0 1000001 [66]补 3） 63+66=129 1 0000001 [-]补 1 1000001 [-63]补 1 0111110 [-66]补 4） -63+（-66）=-129 0 1111111 [+]补 正溢 负溢 1 1100001 [-31]补 1 1110100 [-12]补 1 1010101 [-43]补 采用变形补码判断(双符号位)——正号:00,负号:11 用Sn+1、Sn分别表示结果最高符号位和第2符号位 溢出=